异构双核SoC芯片可测性设计与实现

摘要

芯片在制造过程中可能会引入短路和断路等故障,使芯片不能正常工作,故芯片生产出以后需要进行制造缺陷故障检测.本文设计实现了异构双核SoC芯片基于扫描链测试的可测性设计,针对双核SoC中DSP硬核、CPU软核采用不同的扫描链测试方案.利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路.扫描链测试支持固定型故障测试和时延相关故障测试.针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试.采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6％,时延故障测试覆盖率可以达到84.5％,满足芯片的测试故障覆盖率要求.