内存芯片，内存模块以及用来假性存取其记忆库的方法

摘要

本发明提供内存芯片包括多个记忆库，多个地址接脚以及虚拟地址决定电路。所述地址接脚用来接收分别对应所述记忆库的多个地址信号。所述虚拟地址决定电路具有多个输入接脚分别耦接至所述地址接脚，以及多个输出接脚耦接至所述记忆库。当所述内存芯片上电时，所述虚拟地址决定电路对所述记忆库产生虚拟地址表。所述虚拟地址表具有分别对应所述记忆库的多个虚拟地址。本发明也提供内存模块其整合所述内存芯片以及一种用来假性存取所述内存芯片的所述记忆库的方法。

说明书

技术领域

本发明有关一种内存芯片，尤指一种可假性存取其记忆库的内存芯片。

背景技术

随机存取内存(RAM)是一种计算器数据储存形式，用于储存当前使用的数据和机器代码。随机存取内存设备可以不管该内存内的数据的物理位置如何而允许在几乎相同的时间内读取或写入数据。

RAM包括多任务和解多任务电路，用于将数据联机到地址内存以读取或写入条目。通常，同一个地址可以存取超过一个位的储存区。

为了有实际用途，内存单元必须是可读取并且可写入的。在RAM装置中，多任务和解多任务电路用于选择内存单元。通常，RAM装置具有一组地址线A0......An，并且对于可以应用于这些地址线的每一种字节合，可以启动一组对应的内存单元。由于这种寻址方式，RAM装置几乎总是具有二次幂的内存容量。

许多RAM统具有由内存单元，记忆库，记忆列，记忆模块以及内存信道所组成的一层次结构。请参考图1，其示出了RAM统的层次结构的一框图。由一中央处理器(CPU)1耦接到一个或多个内存信道2a～2b。该内存信道2a～2b中的每一个内存信道可以包括多个内存模块3。每个内存模块3可以具有一个或两个内存列4，其包括几个内存芯片5。每个内存芯片5包括几个记忆库6。记忆库6由排列成数组的许多内存单元7形成。

发明内容

内存设备制造商习惯于保证其产品具有一定使用年限甚至是终身的保固。保修年数通常根据以下概念来估计：该内存装置可以在该内存装置的所有记忆库中均匀分配可进行的总存取操作次数。在某些过度简化的实施方式中，某应用程序可能对内存的要求非常低(比所配备的统搭载的内存容量小得多)但是却需要非常频繁的存取内存，这类的应用程序可能相较其他记忆库来说会更频繁地存取某些特定的记忆库。最终，这将导致被重度存取的记忆库的提早衰坏。

因此本发明的目的在于提供一种内存芯片其可假性存取其记忆库，以预防该等记忆库的提早衰坏。

为了达成上述目的，根据本发明的一层面，提出内存芯片。所述内存芯片包括：

多个记忆库；

多个地址接脚，用来接收分别对应于所述记忆库的多个地址信号；以及

虚拟地址决定电路，其具有多个输入接脚和多个输出接脚，其中所述输入接脚分别耦接到所述地址接脚，所述输出接脚耦接到所述记忆库，当所述内存芯片上电时，所述虚拟地址决定电路为所述记忆库产生虚拟地址表，

其中所述虚拟地址表具有分别对应于所述记忆库的多个虚拟地址，并且所述记忆库中的每一个记忆库被设置成根据相应的虚拟地址来被存取。

为了达成上述目的，根据本发明的另一层面，提出内存模块。所述内存模块包括：

印刷电路板；

控制电路，设置于所述印刷电路板上；以及

多个内存芯片，设置于所述印刷电路板且耦接至所述控制电路，其中所述内存芯片中的每一个内存芯片包括：

多个记忆库；

多个地址接脚，用来接收分别对应于所述记忆库的多个地址信号；以及

虚拟地址，决定电路其具有多个输入接脚和多个输出接脚，其中所述输入接脚分别耦接到所述地址接脚，所述输出接脚耦接到所述记忆库，当所述内存芯片上电时，所述虚拟地址决定电路为所述记忆库产生虚拟地址表，

其中所述虚拟地址表具有分别对应于所述记忆库的多个虚拟地址，并且所述记忆库中的每一个记忆库被设置成根据相应的虚拟地址来被存取。

为了达成上述目的，根据本发明的又一层面，提出一种假性存取内存芯片的多个记忆库的方法。所述方法包括：

当所述内存芯片上电时为所述记忆库产生虚拟地址表，其中所述虚拟地址表储存于内存中，且所述记忆库中的每一个记忆库对应于所述虚拟地址表中的虚拟地址；

接收具有地址信号的控制信号，所述地址信号指示所述控制信号即将被发送到的目的记忆库；

根据指示所述目的记忆库的所述地址信号以及所述虚拟地址表来决定虚拟地址；以及

将所述控制信号重新导向至所述虚拟地址所指示的伪记忆库。

通过这些设置，所述内存芯片，所述内存模块以及用来假性存取内存芯片的所述记忆库的方法可以在每次所述内存芯片上电时改变其记忆库的虚拟地址表。以这种方式，无论应用的设计或实施方式如何，存取每个记忆库的频率将可以平均分布于所有的记忆库中。换句话说，本发明可以防止因重度存取而导致记忆库的提早衰坏。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是传统RAM统层次结构的一框图；

图2是根据本发明实施例的一内存芯片的一框图；

图3是根据本发明实施例的一内存芯片的地址表；

图4是根据本发明的不同实施例的一内存芯片的虚拟地址表；

图5是根据本发明的不同实施例的一内存芯片的虚拟地址表；

图6是根据本发明另一实施例的一内存芯片的一框图和示例性虚拟地址表；

图7是根据本发明的又一实施例的一内存芯片的一框图和示例性虚拟地址表；

图8是根据本发明的不同实施例的内存模块；

图9是根据本发明的不同实施例的内存模块；

图10是根据本发明的不同实施例的内存模块；

图11是根据本发明的示例性实施例的假性存取一内存芯片的记忆库的一种方法的流程图。

附图标记

1 中央处理器

2a、2b 内存信道

3 内存模块

4 内存列

5 内存芯片

6 记忆库

7 内存单元

10 内存芯片

11、12、13、14 记忆库

15 虚拟地址决定电路

26、36 控制器

20、30 内存芯片

40、50、60 内存模块

41 印刷电路板

42 控制电路

P1、P2 接脚

S11、S12、S13、S14、S_C 信号

1100 方法

1101、1102、1104、1106 步骤

具体实施方式

现在将通过本发明的一些优选实施例并参考附图来描述本发明。

请参考图2，其示出了根据本发明实施例的一内存芯片的一框图。在图2中，该内存芯片10包括多个记忆库11～14，多个地址接脚P1～P2以及一虚拟地址决定电路15。

该等地址接脚P1～P2用来接收分别对应于该等记忆库11～14的该等地址信号S11～S14。也就是说，该等地址信号S11～S14将构成该等地址接脚P1～P2的电压水平的4种可能结果。请参考图3，图3是根据本发明实施例的该内存芯片10的地址表。在图3中，该地址信号S11使得位置接脚P1和P2两者的电压水平相对高(用数字“1”表示)，该地址信号S12使得地址接脚P1的电压水平相对高而地址接脚P2的电压水平相对低(用数字“0”表示)，该地址信号S13使地址接脚P1的电压水平相对低而地址接脚P2的电压水平相对高，该地址信号S14使得位置接脚P1和P2两者的电压水平相对低。在该实施例中，如果接收到一位地址信号并且造成地址接脚P1～P2两者的电压水平皆相对高，则代表收到该地址信号S11。接着该内存芯片10将会决定该记忆库11是用于即将到来的操作的一目标记忆库。在前面的实施例中，将位置接脚P1视为行地址并且将地址接脚P2视为列位接接脚也是有帮助的。换句话说，该等地址接脚P1被设置为接收用来决定该目标记忆库是位于该等记忆库11～14的数组中哪一行上的电压水平，并且地址接脚P2被设置为接收用来决定该目标记忆库是位于该等记忆库11～14的数组中哪一列上的电压水平。请注意，本实施例中的地址接脚的数量仅用于说明目的，并不意味着是对本发明的限制。在不脱离本发明的精神的情况下，本领域技术人员可以根据应用的实际设计和要求进行修改和变更。

请再次参考图2，在图2中，该虚拟地址决定电路15具有多个输入接脚以及多个输出接脚。该虚拟地址决定电路15的该等输入接脚分别耦接到该等地址接脚P1～P2。该虚拟地址确定电路15的该等输出接脚耦接到该等记忆库11～14。在另一种设计中，该虚拟地址确定电路15的输出接脚可以通过一行地址控制器和一列地址控制器耦接到该等记忆库11～14。以这种方式，耦接到该行地址控制器的输出接脚将向该行地址控制器发送一行选择信号，以决定该目标记忆库位于该等记忆库11～14的数组的哪一行上，并且耦接到该列地址控制器的输出接脚将向该列地址控制器发送一列选择信号，以决定该目标记忆库是位于该等记忆库11～14的数组的哪一列上。在上述任一设计中，从该虚拟地址决定电路15的输出接口输出的信号将决定将要执行操作的记忆库的地址。

此外，每当该内存芯片10上电时，该虚拟地址决定电路15将为该等记忆库11～14产生一个虚拟地址表。然后可以将该虚拟地址表储存在一寄存器中并在该寄存器中查找该虚拟地址表。例如，请同时参考图3、图4和图5。图4和5示出了根据本发明的不同实施例的内存芯片10的虚拟地址表。在图4的虚拟地址表中，产生该虚拟地址表，使得该等记忆库11～14对应于该等地址信号S11～S14，且该等地址信号S11～S14对于图3的地址表来说是该等记忆库11～14中通过移位而表示的不同列地址。在图4中，该地址信号S11现在对应于记忆库12，该地址信号S12现在对应于记忆库13，该地址信号S13现在对应于记忆库14，该地址信号S14现在对应于记忆库11。准确地说，图4中该等记忆库11～14的相应位置是图3中该等记忆库11～14向下“循环移位”一步的对应位置。换句话说，在图4的实施例中，记忆库12只能通过该地址信号S13来存取。当开发者意图存取记忆库13时，他将改为“假性存取”记忆库12。在记忆库13被严重过度存取的应用程序中，由该虚拟地址产生的上述虚拟地址表决定电路15将秘密地将记忆库13的一些操作负担转移到记忆库12上而无需任何进一步的配置，使得这种做法可以防止记忆库13提前衰坏。每当该内存芯片10上电时，该虚拟地址决定电路15会产生一个新的虚拟地址表。这将使原本应该会被重度存取的记忆库13的负载分配给另一个记忆库。

在图5中，该虚拟地址表由该虚拟地址决定电路15随机产生。例如，通过先复制地址表然后用该等记忆库11～14的随机排序的列地址替换指示所复制的地址表的该等记忆库11～14的列地址来产生该虚拟地址表。从统计上来说，如果在虚拟地址的迭代增长时随机产生虚拟地址，则该内存芯片10的可靠性将会增加。

请参考图6，其示出了一内存芯片的一框图和根据本发明另一实施例的示例性虚拟地址表。请注意，内存芯片20与该内存芯片10共享一些组件。如果在内存芯片20中的组件与在内存芯片10中的组件基本上相同时，则将用相同的符号来表示，以避免混淆。在图6中，该内存芯片20还包括一控制器26。该控制器26耦接到该虚拟地址决定电路15，并且用来发出一个控制信号S_C，其具有指示该控制信号S_C即将被发送到的目的记忆库的一地址信号。例如，该控制器26即将对该记忆库11写入数据。该控制器26发出指示写操作的控制信号S_C和表示目标记忆库是该记忆库11的该地址信号S11。在该实施例中，该虚拟地址决定电路15接着根据该位置信号S11和图6的虚拟地址表来决定该记忆库11的虚拟地址，亦即该记忆库13。该虚拟地址决定电路15然后将该控制信号S_C重新导向到该记忆库13。

请参考图7，其示出了一内存芯片的一框图和根据本发明的又一实施例的示例性虚拟地址表。请注意，一内存芯片30与该内存芯片10和该内存芯片20共享一些组件。如果该内存芯片30中的组件与该内存芯片10和该内存芯片20中的组件基本上相同时，那么用相同的符号来表示，以避免混淆。在图7中，该内存芯片30还包括一控制器36。该控制器36耦接到该虚拟地址决定电路15和该等记忆库11～14。该控制器36用来发出一控制信号S_C，其具有一地址信号，该地址信号指示了该控制信号S_C即将被发送到的目的记忆库。在该实施例中，指示目的记忆库的该地址信号被发送到该虚拟地址决定电路15。该虚拟地址决定电路15根据接收的该地址信号和该虚拟地址表来决定一虚拟地址，并将该虚拟地址对应的该地址信号送回该控制器36。该控制器36然后将该控制信号S_C重新导向到由该虚拟地址指示的伪记忆库。例如，该控制器26即将对该记忆库11写入数据。该控制器36发出指示写入操作的控制信号S_C和指示目的记忆库是该记忆库11的该地址信号S11。在该实施例中，该虚拟地址决定电路15然后根据该位置信号S11和图7的虚拟地址表，来决定记忆库11的虚拟地址，亦即记忆库14。该虚拟地址决定电路15接着将该地址信号S14送回该控制器36。该控制器36然后将该控制信号S_C重新导向到该记忆库14。

上述内存芯片10,20和30可以进一步结合到一内存模块中。请参考图8，其示出了根据本发明实施例的一内存模块。在图8中，该内存模块40包括一印刷电路板41、一控制电路42和多个内存芯片10。该控制电路42设置在该印刷电路板41上并且用于选择一目标内存芯片10。该等内存芯片10设置在该印刷电路板41上并与该控制电路42连接。该等内存芯片10的结构和操作可参考上述段落。为简洁起见，这里将省略详细描述。

请参考图9，其示出了根据本发明实施例的一内存模块。请注意，该内存模块50与该内存模块40共享一些组件。如果内存模块40中的组件与内存模块50中的组件基本上相同，则将用相同的符号来表示，以避免混淆。在图9中，该内存模块50包括一印刷电路板41、一控制电路42和多个内存芯片20。该等内存芯片20的结构和操作可参考上述段落。为简洁起见，这里将省略详细描述。

请参考图10，其示出了根据本发明实施例的一内存模块。请注意，该内存模块60与该内存模块40和内存模块50共享一些组件。如果该内存模块60中的组件与内存模块40和内存模块50中的组件基本上相同，则将使用相同的符号来表示，以避免混淆。在图10中，该内存模块60包括一印刷电路板41、一控制电路42和多个内存芯片30。该等内存芯片30的结构和操作可参考上述段落。为简洁起见，这里将省略详细描述。

该虚拟地址决定电路15也可以用一测试模式使能信号来被禁能。当要测试该内存芯片10的可靠性时，测试者在没有假性存取的情况下能够测试实际目标记忆库是至关重要的。使用测试模式使能信号来禁能该虚拟地址决定电路15将提供内存芯片10,20或30的应用的灵活性。

请参考图11，图11是根据本发明示例性实施例的假性存取一内存芯片的记忆库的一种方法的流程图。如果结果基本上相同，则不需要以图11中所示的确切顺序执行步骤。该示例性方法可以由图2中所示的内存芯片10，图6中所示的该内存芯片20，图7中所示的该内存芯片30，图8中的内存模块40，图9中的模块50和图10中的该内存模块60来实施。该方法的步骤可以总结如下。

步骤1101：当该内存芯片上电时，为该内存产生一个虚拟地址表。

步骤1102：接收一控制信号，其中具有一地址信号其指示该控制信号即将被发送到的目的记忆库。

步骤1104：根据该地址信号来决定一虚拟地址其指示目的记忆库以及该虚拟地址表。

步骤1106：将该控制信号重新导定到该虚拟地址所指示的伪记忆库。

在该方法1100中，该虚拟地址表储存在一内存中，并且该等记忆库中的每一个记忆库对应于该虚拟地址表中的一虚拟地址。步骤1101可以由内存芯片10,20或30的虚拟地址决定电路15来执行。步骤1102可以由该虚拟地址决定电路15执行。该地址信号由该控制器26发出，或者步骤1104可以由内存芯片10,20或30的虚拟地址决定电路15执行。步骤1106可以由该虚拟地址决定电路15或该控制器26或36执行。

已上用本发明的一些优选实施例描述了本发明，并且应该理解的是优选实施例仅是说明性的，并不旨在以任何方式限制本发明，并且可以在不脱离本发明的实施例的情况下进行许多改变和修改。本发明的范围和精神旨在仅由所附申请专利范围限制。