一种基于FPGA的实时多通道累加方法

摘要

本发明公开了一种基于FPGA的实时多通道累加方法，包括如下步骤：(1)根据A/D转换芯片或者高速计数器输出的高速数据序列数据速率fHdata与静态高速存储器SRAM的读写速率fSRAM，将所述高速数据序列，转换成N路低速数据序列；(2)对所述N路低速数据序列中的每个低速数据序列分别进行实时多通道累加，其中，所述每个低速数据序列的累加采用并行方式进行；(3)在所述N路低速数据序列的每个低速数据序列完成一定累加次数的多轮实时多通道累加之后，将存储在所述静态高速存储器SRAM中的累加结果读取出去，以供后续流程对数据进行处理。本发明能适应各种采样速率的数据序列和各种读写速率的静态高速存储器SRAM；实时硬件累加无通道死时间，能够自动适应各种频率的触发信号。