一种用于低压集成电路ESD保护的低触发SCR结构

摘要

本发明涉及一种用于低压集成电路ESD保护的低触发SCR结构。本发明包括P衬底，N阱区、P阱区、欧姆接触N+区、第一欧姆接触N+区、第一欧姆接触P+区、第二欧姆接触N+区和与第二欧姆接触P+区，P衬底内部上方一侧设置有N阱区，另一侧设置有P阱区，N阱区与P阱区相切，N阱区内部上方设置有第一欧姆接触N+区和第一欧姆接触P+区，第一欧姆接触N+区和第一欧姆接触P+区通过金属相连构成阳极，P阱区内部上方设置有第二欧姆接触N+区和第二欧姆接触P+区，第二欧姆接触N+区和第二欧姆接触P+区通过金属相连构成阴极，N阱区和P阱区交界处设置有横跨两区域的欧姆接触N+区，欧姆接触N+区与第二欧姆接触N+区之间区域的表面上方设置有栅极，阳极与栅极之间通过多个正向二极管连接，栅极与阴极之间通过1个或多个正向二极管连接。本发明保持传统LVTSCR的大电流能力的同时，可以根据二极管个数的调整选择不同的触发电压。

说明书

技术领域

本发明涉及电子科学与技术领域，主要涉及到集成电路片上静电泄放(ElectroStatic Discharge，简称为ESD)防护技术，具体的说是涉及一种用于低压集成电路ESD保护的低触发SCR结构。

背景技术

ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。然而，对于已经完成封装的芯片来说，各个电源/输入/输出引脚就成为人体模型(HBM)，机器模型(MM)，人体金属模型(HMM)等脉冲电流的进入的通道。强的ESD脉冲不仅会造成芯片的硬失效，还会诱发由于ESD防护器件设计不当所带来的各种效应(如latch-up闩锁效应，soft leakage软失效等)。除此之外，在芯片的制造过程中，只有极少数的的ESD失效可以直接检测出来。大部分的ESD损伤并不会对芯片的性能产生明显影响从而通过标准测试，最终进入到客户手中。这类芯片在各种应用场合中“带病工作”，不断的威胁着其所在系统的可靠性。

对于低压集成电路而言，闩锁效应并不是重点的关注对象。由于电路击穿电压很低，参见图1,传统的LVTSCR结构无法实现更低的触发电压，因此降低触发电压已成为SCR器件用于低压保护的重要技术。

发明内容

本发明为解决背景技术中存在的上述技术问题，提供了一种用于低压集成电路ESD保护的低触发SCR结构，通过二极管串的灵活布局，即可保持传统LVTSCR的大电流能力，同时也可以根据二极管个数的调整选择不同的触发电压，该发明的器件尤其适合超低压电路的应用，因为工作电压的降低一方面大大降低了闩锁风险，另一方面减少了二极管串的数量。

本发明的技术解决方案是：本发明为一种用于低压集成电路ESD保护的低触发SCR结构，其特殊之处在于：所述低触发SCR结构包括P衬底，N阱区、P阱区、欧姆接触N+区、第一欧姆接触N+区、第一欧姆接触P+区、第二欧姆接触N+区和与第二欧姆接触P+区，P衬底内部上方一侧设置有N阱区，另一侧设置有P阱区，N阱区与P阱区相切，N阱区内部上方设置有第一欧姆接触N+区和第一欧姆接触P+区，第一欧姆接触N+区和第一欧姆接触P+区通过金属相连构成阳极，P阱区内部上方设置有第二欧姆接触N+区和第二欧姆接触P+区，第二欧姆接触N+区和第二欧姆接触P+区通过金属相连构成阴极，N阱区和P阱区交界处设置有横跨两区域的欧姆接触N+区，欧姆接触N+区与第二欧姆接触N+区之间区域的表面上方设置有栅极，阳极与栅极之间通过多个正向二极管连接，栅极与阴极之间通过1个或多个正向二极管连接。

本发明提供的一种用于低压集成电路ESD保护的低触发SCR结构，通过阳极与阴极间接入的二极管串，可以通过调整二极管个数来任意调整低压集成电路的触发电压，当二极管数量n增加，该器件就具有更高的触发电压，反之器件触发电压将会降低。因此本发明具有以下优点：

1、触发电压的选择和使用更加灵活。本发明通过二极管串的灵活布局，即可保持传统LVTSCR的大电流能力，同时也可以根据二极管个数的调整选择不同的触发电压，避免了ESD器件在快速脉冲下过慢的启动。

2、本发明尤其适合超低压电路的应用，因为工作电压的降低一方面大大降低了闩锁风险，另一方面减少了二极管串的数量。

附图说明

图1为传统的LVTSCR器件结构图；

图2为本发明实施例一的结构图；

图3为本发明实施例一的应用到低压集成电路中的电路图；

图4为本发明实施例二的结构图；

图5为本发明实施例二的应用到低压集成电路中的电路图；

附图标记说明如下：

001、N阱区；002、P阱区；003、P衬底；004、栅极；005、阳极；006、阴极；01、第一欧姆接触N+区；02、第一欧姆接触P+区；03、第二欧姆接触N+区；04、第二欧姆接触P+区；05、欧姆接触N+区；d0、正向二极管；d1～dn、n个正向二极管；21～2n、n个正向二极管；31～3m、m个正向二极管。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。

参见图2，本发明实施例一的结构采用P衬底003制作，P衬底003上方左侧制作有N阱区001，与N阱区001右侧相切位置制作有用于器件的P阱区002。N阱区001的表面上方制作有第一欧姆接触N+区01、第一欧姆接触P+区02，该两个区域通过金属相连构成器件的阳极005接触。在P阱区002表面同样也制作有第二欧姆接触N+区03与第二欧姆接触P+区04，并通过金属相连构成器件的阴极006接触。此外在N阱区001和P阱区002交界处有横跨两区域的欧姆接触N+区05，且该区域与第二欧姆接触N+区03之间区域的表面上方制作有金属或多晶硅栅极004，同样与阴极006通过金属相连。另一方面，该器件的阳极005与栅极004区域之间接入了n个正向二极管d1～dn，栅极004与阴极006之间接入了一个单独的正向二极管d0。

本实施例一的工作原理为：

参见图3，假设接入正向二极管的正向导通电压为0.7V，那么路径1产生电流的最低电压则为0.7*(n+1)。假设低压电源VDD电压为3.3V，若选择n＝4，由于最低电压为3.5V大于低压电源VDD电压的3.3V，该芯片正常工作情况下，本发明的结构处于关断状态。当低压电源VDD对地发生ESD放电，低压电源VDD电压会由3.3V快速上升，当低压电源VDD电压上升至3.5V以上，路径1将会开启。而此时d0管上端的压降为0.7+I*R0，其中I是路径1电流，R0为d0管的寄生电阻。当该值上升到NMOS管阈值电压后，NMOS管开启，随后触发SCR器件放电。由于SCR器件放电会将电源电压快速钳位到很低水平，因此当SCR器件开启后路径1电流将会消失。随着ESD电压逐渐下降，SCR器件关闭，电源恢复3.3V，本发明的结构关闭。

参见图4，本发明实施例二的结构与实施例一的区别在于：栅极004与阴极006之间接入了m个的正向二极管31～3m。

这样做的好处是m个的正向二极管31～3m的架构能够大大增加栅极004上的电压降，对于某些工艺NMOS栅氧化层较厚，实施例一中的单个二极管d0难以达到其阈值电压，因此采用多二极管级联的方式能够很好的解决该问题，但缺点是增加了器件的版图尺寸。

参见图5，该实施例二的实施电路的接入方式与实施例一的相同，只是除此之外，正向二极管31上端的电压变成了0.7m+I*mR31，其中m为栅极004与阴极006之间接入的二极管数量，I是路径2电流，R31为正向二极管31的正向寄生电阻。

综上所述，本发明提供了一种可以灵活改变触发电压的SCR结构，该结构通过二极管串的灵活布局，即可保持传统LVTSCR的大电流能力，同时也可以根据二极管个数的调整选择不同的触发电压，需要重要的是，该发明的器件尤其适合超低压电路的应用，因为工作电压的降低一方面大大降低了闩锁风险，另一方面减少了二极管串的数量。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。