对在三维逻辑器件中结合了堆叠晶体管的逻辑单元进行竖直布线的方法

摘要

一种半导体器件包括：具有基本平坦表面的衬底；第一逻辑门，该第一逻辑门设置在该衬底上并且包括具有第一沟道和第一对源极‑漏极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的表面的竖直方向堆叠在该第一逻辑门上方，该第二逻辑门包括具有第二沟道和第二对源极‑漏极区域的第二FET；以及接触件，该接触件将该第一FET的源极‑漏极区域电连接到该第二FET的源极‑漏极区域，使得在该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。

说明书

本披露要求于2018年9月5日提交的美国临时申请号62/727096的权益，该美国临时申请通过援引以其全文并入本文。

技术领域

本披露涉及一种用于通过对浮动堆叠晶体管和源极/漏极电极的竖直布线来对逻辑标准单元进行显著面积微缩的方法。

背景技术

本文提供的背景描述是为了一般地呈现本披露的上下文。当前发明人的工作在本背景部分中所描述的程度上、以及在提交时间时可能不被认定为现有技术的本说明的方面，既没有明确地也没有隐含地承认是针对本披露的现有技术。

在制造半导体器件时(尤其是在微观尺度上)，执行各种制作工艺，诸如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除、以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微细加工在一个平面上创建晶体管，并在有源器件平面上方形成接线/金属化，并且因此，这被表征为二维(2D)电路或2D制作。虽然微缩工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制作节点，微缩工作也将面临更大的挑战。半导体器件制作商已经表达出对晶体管和器件堆叠在彼此之上的三维(3D)半导体电路的期望。

发明内容

本披露涉及一种半导体器件，包括：具有基本平坦表面的衬底；第一逻辑门，该第一逻辑门设置在该衬底上并且包括具有第一沟道和第一对源极-漏极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的表面的竖直方向堆叠在该第一逻辑门上方，该第二逻辑门包括具有第二沟道和第二对源极-漏极区域的第二FET；以及接触件，该接触件将该第一FET的源极-漏极区域电连接到该第二FET的源极-漏极区域，使得在该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。

本披露另外涉及一种组合逻辑单元，包括：具有基本平坦表面的衬底；多个逻辑门，该多个逻辑门沿垂直于该衬底的表面的竖直方向相对于彼此堆叠；以及接触件，该接触件沿所述竖直方向延伸，并且将所述多个逻辑门中的一个逻辑门的输出端电连接到所述多个逻辑门中的另一个逻辑门的输入端，使得在该多个逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。

本披露另外涉及一种半导体器件，包括：衬底；第一场效应晶体管(FET)，该第一FET在第一层面中设置在该衬底上，并且包括第一沟道、第一栅极结构、第一源极电极和第一漏极电极；第二FET，该第二FET在第二层面中垂直于该衬底的平面而竖直地堆叠在该第一FET的顶部上方，并且包括第一沟道、第一栅极结构、第一源极电极和第一漏极电极；以及电流源，该电流源电连接到该第一FET的第一源极电极或第一漏极电极，其中，由该电流源提供的电流流过该第一层面中的第一FET，并且离开该第一FET的第一源极电极或该第一FET的第一漏极电极的电流竖直向上流向该第二层面进入该第二FET的第一源极电极或该第二FET的第一漏极电极。

本披露还涉及一种半导体器件，其中，第一层面由多于一个相邻的场效应晶体管(FET)和对应的源极电极和漏极电极组成；第二层由多于一个相邻的场效应晶体管(FET)和对应的源极电极和漏极电极组成，其中，从电流源提供的电流流过第一层面中的多个FET，并且离开该第一层面的源极电极的电流竖直向上流向第二层面。

应注意的是，本发明内容部分并未指明本披露或要求保护的发明的所有实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露的具体实施方式部分和对应附图。

附图说明

将参考以下附图详细描述作为示例提出的本披露的各种实施例，其中，相同的附图标记指代相同的元件，并且在附图中：

图1示出了根据本披露的实施例的结合了埋式Vss电力轨和埋式Vdd电力轨的逻辑标准单元的布局。

图2示出了根据本披露的实施例的流过逻辑标准单元的电流流动的示意图。

图3示出了根据本披露的实施例的结合了互补FET(CFET)架构的AOI标准单元的布局，其中NMOS和PMOS堆叠在彼此顶部上方。

图4示出了根据本披露的实施例的流过具有堆叠的NMOS和PMOS的AOI标准单元的电流流动的示意图。

图5A示出了根据本披露的实施例的结合了竖直堆叠晶体管的竖直堆叠栅极单元的示意图，在该竖直堆叠栅极单元中，标准单元的横向跨度适合在单个接触栅极节距内。

图5B示出了根据本披露的实施例的流过竖直堆叠栅极单元的电流流动。

图5C示出了根据本披露的实施例的竖直堆叠栅极单元的电路图。

图6示出了根据本披露的实施例的具有基于CFET的堆叠的NMOS和PMOS架构的竖直堆叠栅极单元的示意图。

图7示出了根据本披露的实施例的三层面竖直堆叠栅极单元的Vss和Vdd输入侧视图。

图8示出了根据本披露的实施例的三层面竖直堆叠栅极单元的晶体管侧视图。

图9示出了根据本披露的实施例的与图7的Vss和Vdd输入侧视图相反的NMOS S/D电极和PMOS S/D电极的视图。

具体实施方式

以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露。当然，这些仅是示例，并且不旨在进行限制。例如，以下描述中的在第二特征之上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征与第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。另外，本披露可能会在各个示例中重复使用附图标记。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。进一步地，为了便于描述，在本文中可以使用诸如“顶部”、“底部”、“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖器件在使用或操作中的不同取向。可以以其他方式定向装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。

为了清楚起见，已经提出了本文所述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露的不同地方讨论了本文中的每个不同特征、技术、构造等，但是旨在每个概念可以彼此独立地或彼此组合地执行。因此，可以以许多不同的方式来实施和查看本发明。

CMOS器件的面积微缩开始达到如下极限：对于3nm节点，几乎所有用于降低标准单元的轨道高度的常规方法都将用尽。当前，大多数标准单元设计基于6至7个轨道单元的高度，而在所谓的微缩助推器上的积极工作已经为最终降低到4个轨道单元高度铺平了道路。为了实现这一点，已经开发了许多新的集成解决方案，并且这些解决方案已被业界采用。这样的解决方案包括：(a)埋式电力轨，(b)有源栅极上接触，(c)单扩散切断(singlediffusion cuts)，(d)PMOS和NMOS两者中的FIN数量减少至两个FIN，如果可以解决可变性，则期望针对NMOS和PMOS两者减少到单个FIN，(e)金属层与通孔的完全自对准。

据信，即使对于CFET器件，从轨道高度方向进一步减小可能也被证明是困难的，并且超出该范围的任何微缩都必须来自于接触栅极节距(CPP)的减小。CPP的传统微缩也具有如下基本限制：物理栅极尺寸不能向下扩展到低于10nm，并且用于保持金属栅极与金属源极和漏极接触件之间的电介质隔离的低k间隔物必须保持为有限的宽度。

本文的技术涉及一种用于通过竖直地堆叠在彼此顶部上方的一系列浮栅以及源极电极和漏极电极对器件进行竖直布线来对逻辑标准单元进行显著面积微缩的方法。每个晶体管都可以视为器件的一个“层”或“层面”，并且流过器件的电流从向器件供应电力的下部“层”或“层面”通过器件中向上的埋式电力轨延伸至可以连接到互连线的上部层。这意味着CPP节距微缩可以通过在共同标准单元中以层叠的层面构型将晶体管堆叠在彼此顶部上方来完成。因此，从面积微缩角度来看，尽管在该共同CPP空间内竖直堆叠了多个晶体管，但是使用的是单个CPP。对于结合了更多数量的晶体管的更复杂的标准单元设计，可以在下部层面和上部层面上放置多个晶体管，使得可以在晶体管堆叠的总高度(其与初始单片鳍片高度相关)与CPP减小的比例之间实现某种平衡；因此，可以将例如由六个NMOS晶体管和六个PMOS晶体管组成的标准单元结合到三个层面中，每个层面由两个相邻的公共栅极组成，这两个公共栅极包括NMOS晶体管和PMOS晶体管两者。

图1示出了根据本披露的实施例的用于结合了埋式Vss电力轨105和埋式Vdd电力轨110的逻辑标准单元100的布局。可以将逻辑标准单元100(例如与或非(AOI)单元)设计为使得nFET和pFET穿过顺序序列的栅极电极、源极电极和漏极电极，其中电流基本上从一端前进至另一端，例如沿东/西方向或横向方向(如图所示)。给定在其上设置了结构的平面衬底，东/西方向或横向方向可以解释为沿平行于该衬底的平面的方向。

图2示出了根据本披露的实施例的流过逻辑标准单元100的电流流动的示意图。对于CMOS器件，nFET和pFET在整个逻辑标准单元100内彼此横向相邻地布置，该逻辑标准单元可以相对于一般电流流动在横向方向上布局(如图所示)。为简单起见，到实际栅极电极的所有连接被去除，以聚焦于供应给各个源极和漏极接触件的电流。

图3示出了根据本披露的实施例的结合了互补FET(CFET)架构的AOI标准单元300的布局，其中NMOS和PMOS堆叠在彼此顶部上方。另一种方法包括启用CFET的方法，在该CFET中，将nFET沟道和pFET沟道堆叠在彼此顶部上方，而不是彼此横向地相邻，以试图将标准单元的北/南或竖直取向微缩多达例如50％。也可以将常规逻辑的微缩助推器用于CFET，从而将AOI标准单元300的轨道高度降低到少至3条轨道，如图3所示。

图4示出了根据本披露的实施例的流过具有堆叠的NMOS和PMOS的AOI标准单元300的电流流动的示意图。对源极电极和漏极电极进行堆叠使得能够在公共轨道上实现NMOS与PMOS之间的共享。与沟道堆叠在彼此顶部上方相结合，这使得能够形成四个轨道高度的AOI标准单元300。与常规逻辑一样，CFET电流流动通常仍在东/西方向上；与常规逻辑相比的主要区别在于，对于CFET的情况，nFET和pFET的电流在彼此顶部上方。在另一个实施例中，可以通过使用例如中间轨道握手来实现三轨道高度AOI标准单元300。

CFET利用了将NMOS沟道和PMOS沟道直接堆叠在彼此顶部上方的优势。针对纳米片CFET器件的情况，单元高度不受容纳多个鳍片节距的需求影响，并且由于源极电极和漏极电极以及栅极电极可以“交错”或呈“阶梯状”，因此可以进行NMOS或PMOS到后段制程(BEOL)中的共同金属轨道的连接，从而减少保留特定用于NMOS与PMOS之间的布线的多个轨道的需求。在图3中示出了示例，其中ZN线连接到PMOS的源极和漏极接触件305以及NMOS的源极和漏极接触件310。

即使对于CFET器件，CFET器件仍然由在横向方向上布置的一系列栅极电极以及源极电极和漏极电极组成。考虑流过该器件的有效电流流动，这与标准的CMOS FET设计相似，其中，流经nFET沟道和pFET沟道的电流通常沿东/西方向流动，不同之处在于这两个电流均竖直地在彼此上方流动。由于CFET能够将标准单元中的轨道高度降低到例如3或4个轨道，因此，继续微缩的重点必须集中在减小接触栅极节距(CPP)。

本文中的技术包括用于对栅极结构进行堆叠，使得标准单元内的电流流动可以在三维器件内向上而不是向外(例如在鳍式场效应晶体管(FINFET)器件中)路由的方法。也就是说，该器件可以分层为多个层面或层，使得每个层或层面可以是单独的晶体管以及源极和漏极对(见图5A)。

图5A示出了根据本披露的实施例的结合了竖直堆叠晶体管505的竖直堆叠栅极单元500的示意图，在该竖直堆叠栅极单元中，标准单元的横向跨度适合在单个接触栅极节距内。在实施例中，图5A示出了竖直堆叠栅极单元500内的内部接线，其可以通过以下方式形成：在堆叠的源极电极与堆叠的漏极电极之间进行的内部通孔连接，以及将堆叠的源极电极的一部分和堆叠的漏极电极的一部分连接到金属化层510的内部通孔，或者每个层或层面可以由多个晶体管以及源极和漏极接触件组成，以便对更复杂的标准单元的总体CPP进行微缩。

可以通过例如埋式电力轨来供应到源极和漏极的电力。电力轨可以供应输入，该输入在NMOS侧进入标记为B的第一晶体管并在PMOS侧通过B和A1两者。可以通过在PMOS侧在第一层面和第二层面的源极电极与漏极电极之间形成通孔连接来将Vdd馈入器件的两个层面。可替代地，可以通过简单地合并或短接第一层面和第二层面的PMOS的源极电极和漏极电极来创建给定的器件。在另一个示例中，可替代地可以从金属化层510处的电力轨供应电力。例如，电流流动可以通过由竖直堆叠晶体管505以及源极电极和漏极电极组成的层面向下发送，并且被竖直地路由到将底部层面连接到金属化层510处的输出轨道的输出线。

然后，在PMOS侧将第一层竖直堆叠晶体管505的输出向上传递到金属化层510处的金属线，该金属线可以用于组合整个竖直堆叠栅极单元500中的输出，然后在NMOS侧将第一层面晶体管的输出向上传递到竖直堆叠栅极单元500的第二层面和第三层面上的输入。

图5B示出了根据本披露的实施例的流过竖直堆叠栅极单元500的电流流动。图5C示出了根据本披露的实施例的竖直堆叠栅极单元500的电路图。在实施例中，图5B展示了电流不再例如像图2的逻辑标准单元100一样在横向方向上流过整个单元；相反，电流仅在横向方向上流过每个竖直堆叠晶体管505。值得注意的是，然后一般的电流被竖直向上引导到下一层面或层，在该层面或层中，电流经过下一个竖直堆叠晶体管505，并以这种方式沿向上的方向继续通过竖直堆叠栅极单元500。例如，竖直堆叠晶体管505可以包括第一竖直堆叠晶体管505a、第二竖直堆叠晶体管505b和第三竖直堆叠晶体管505c，其中，第一竖直堆叠晶体管505a可以设置在第二竖直堆叠晶体管505b的下方(并且基本上或部分地与之竖直对齐)，并且第二竖直堆叠晶体管505b可以设置在第三竖直堆叠晶体管505c的下方(并且基本上或部分地与之竖直对齐)。竖直堆叠晶体管505可以包括六个源极电极和漏极电极(每个晶体管上设置两个源极电极和漏极电极)以及设置在各对源极电极和漏极电极之间的六个沟道，所有这些电极和沟道相对于彼此交错以便提供在竖直堆叠栅极单元500内部以及从源极电极和漏极电极到BEOL中的布线轨道的连接。电流可以例如从左到右横向流过第一竖直堆叠晶体管505a(如图所示)，并且可以被竖直向上引导以从右到左流过第二竖直堆叠晶体管505b(如图所示)。随后电流可以再次被竖直向上引导以再次从左到右流过第三竖直堆叠晶体管505c(如图所示)。总体而言，这产生了大致向上竖直方向的电流流动。可以理解，可以在竖直堆叠栅极单元500中设想更多或封少的竖直堆叠晶体管505，并且这些晶体管可以以与所有竖直堆叠晶体管505电连接的方式进行连接。

值得注意的是，电流通过向上升高层或层面来在竖直堆叠栅极单元500内向上前进，其中，每个层或层面是单独的竖直堆叠晶体管505，该单独的竖直堆叠晶体管通过结合介电膜而与下方的竖直堆叠晶体管505物理地分离。在竖直堆叠栅极单元500中，竖直堆叠晶体管505中的每个金属栅极具有单独的路径以便从上部金属层获得输入，使得栅极电极以如下方式交错或呈阶梯状：存在每个竖直堆叠晶体管505到单独的金属轨道的连接点。以这种方式，给定的竖直堆叠栅极单元500可以在横向方向上将CPP减小到单个节距。为了容纳到BEOL的独立金属栅极连接，可以增加标准单元的轨道高度。因此，尽管竖直堆叠栅极单元500相对于完全微缩的CFET器件可能无法提供直接的例如50％的面积微缩改进，但是与CFET相比它可以提供一些附加的面积微缩，因为在完成多少CPP降低与轨道高度所产生的影响之间进行了折衷。例如，用于7nm节点的典型CPP可能高达50nm，而同一器件的临界金属节距将约为32nm。因此，以需要将单元的轨道高度延长1个临界金属节距为折衷的任何单个CPP的降低仍可节省大量面积。

在实施例中，使每个竖直堆叠晶体管505彼此电隔离是有益的，这可以通过以下方式实现：(1)高k到沟道的选择性沉积，(2)通过驱动氧气通过高k膜在沟道与高k之间形成间隙氧化物，(3)将金属衬垫、势垒和逸出功材料直接选择性沉积到先前已被选择性沉积到沟道上的导体材料上，而不是沉积到开口的置换性高k金属栅极(HKMG)内的电介质材料上。

在实施例中，将对各向异性刻蚀的金属(诸如钌或钨)的结合用作HKMG结构内的金属填充物，从而使得能够直接在“层面”的每个栅极“堆叠”中形成切断，这使得能够形成交错的栅极图案，该图案提供了从BEOL中的金属层到栅极的独立通路。

在实施例中，可以将金属结合到HKMG堆叠中，该金属具有支持将介电膜直接选择性沉积到金属表面上的能力。这对于在任何两个堆叠的竖直堆叠晶体管505之间形成受控量的电介质隔离以便控制竖直堆叠晶体管505之间的电容可能是有益的。

常见的CMOS逻辑标准单元设计在横向CPP或栅极节距上有一定范围。横向CPP的范围可能低至例如针对反相器为一个，针对AOI单元为三个至四个，针对多路复用器(MUX)和触发器单元为十二个以上。例如，将十二个晶体管堆叠在彼此顶部上方会在初始鳍片高度(例如，硅/硅锗鳍片)方面施加很大的压力，这可以用于单个器件和纳米片沟道的集成。增加该初始鳍片高度可能导致与鳍片弯曲、或鳍片超晶格内上部预期沟道与下部沟道的尺寸之间的变化相关联的制造问题，并且这些鳍片的高度通常可以包含在关于鳍片高度和鳍片宽度的期望纵横比范围内。

在实施例中，包括多于三个栅极的器件可以使用两个CPP的堆叠布局，其中，该器件的堆叠高度保持为两个或三个层面，但是可以跨越两组不同的竖直堆叠晶体管505进行堆叠。这也为具有不同栅极数的多个标准单元的情况提供了关于如何使整体布局接近相同层面高度的方法。

在实施例中，东/西布线以及北/南布线的元件可以被组合。代替将标准单元内的所有晶体管堆叠在彼此顶部上方，可以将预定数量的晶体管竖直地堆叠为预定数量的竖直堆叠，其中，预定数量的竖直堆叠中的每一个竖直堆叠都可以涉及预定的CPP节距。图5D示出了根据本披露的实施例的流过并行的竖直堆叠栅极单元598的电流流动。在实施例中，并行的竖直堆叠栅极单元598可以包括多个竖直堆叠栅极单元500，每个竖直堆叠栅极单元500沿横向方向彼此相邻地设置。值得注意的是，在并行的竖直堆叠栅极单元598中的电流通常仍在竖直方向上流动，但是可以跨越多组竖直堆叠栅极单元500横向地路由。例如，可以通过使用两组竖直堆叠栅极单元500来制作六个晶体管逻辑单元(并行的竖直堆叠栅极单元598)，其中，每组竖直堆叠栅极单元500可以包括三个竖直堆叠晶体管505。标准单元将具有从最初的“单元长度”为七个CPP(包括在左侧和右侧的相邻标准单元之间有一个单扩散切断的六个晶体管)到单元长度为三个CPP(包括在左侧和右侧的相邻单元之间具有一个单扩散切断的、各由三个竖直堆叠晶体管505组成的两个竖直堆叠栅极单元500)的显著CPP降低。

在单元设计内具有多组竖直堆叠晶体管505的优点包括：在要将从源极/漏极接触件的栅极侧输出的信号用作晶体管的输入的情况下，允许更容易的连接，并且就信号路由和复杂度而言，这种信号的路由将容易地多。在该示例中，可以将来自下部层面或层上的漏极侧源极/漏极的输出上拉至金属化层510，在该金属化层中，然后可以通过通孔-栅极结构容易地将该输出传递至任一竖直堆叠栅极单元500内的任意竖直堆叠晶体管505，该通孔-栅极结构连接到所述晶体管505。因此，可以将器件的每个层面设计为具有预定功能，然后该预定功能在该单元内被执行，直到下一层面。可以理解，在并行的竖直堆叠栅极单元598中可以包括多于两个的组，并且每个竖直堆叠栅极单元500可以包括多于或少于三个的竖直堆叠晶体管505。例如，可以将3、100或1000组竖直堆叠栅极单元500彼此相邻地设置。例如可以在竖直堆叠栅极单元500中包括2、10或100个竖直堆叠晶体管505。

CMOS逻辑结合了以下设计：可以将特定的竖直堆叠晶体管505的输出用作几个其他晶体管的输入。在这样的设计中，期望从源极/漏极输出端到多个源极/漏极接触件的输入侧的高效信号路由。为了消除并行的竖直堆叠栅极单元598内的单元间布线拥塞，可以通过结合竖直堆叠的互连结构自身内的布线元件来缓解一定布线拥塞，在这些竖直堆叠的互连结构中，连接并行的竖直堆叠栅极单元598的多个层面的通孔可以具有与来自其他单元设计内的金属化层510的轨道相似的功能。图5E示出了流过并行的竖直堆叠栅极单元598的混合水平和竖直电流流动。在实施例中，可以通过器件内的互连结构的内部布线来执行输出信号从竖直堆叠晶体管505的输出端到多个输入端的路由。器件的每个层面内的信号流既可以在从东到西方向上行进，也可以在从西到东方向行进。例如，每当信号输出需要路由至金属化层510处的输出轨道时，可以将信号直接上拉至所述金属化层510轨道的源极/漏极接触件的漏极侧处。例如，每当信号输出需要成为任何竖直堆叠晶体管505的输入时，该信号同样可以被上拉至金属化层510轨道，并且然后向下传递至被配置为通过该输入来功能化的任何竖直堆叠晶体管505。例如，每当信号输出被配置为通过多个晶体管时，可以将信号输出路由到其中设置有两个晶体管的层面，并且可以将信号发送到这两个晶体管。

有利地，这允许在用于在标准单元内进行信号路由的竖直堆叠晶体管设计(即，并行的竖直堆叠栅极单元598)内存在多种排列，并且还为未来的电子设计自动化工具在三维单元布局方面可以具有的自由度数提供了一些潜在的改进。

值得注意的是，竖直堆叠栅极单元500不同于“竖直FET”(VFET)器件。VFET器件结合了竖直向上延伸的共同沟道，并且具有垂直于该竖直沟道布置的栅极电极、源极电极和漏极电极。在这种器件中，由于到栅极电极以及源极电极和漏极电极的所有连接都需要横向进行，因此在源极和漏极接触件之间结合内部布线成为问题。根据上述竖直堆叠栅极单元500的结构和电流流动，内部源极和漏极连接之间的连接可以被竖直地接入，这与VFET相比可以提供显著更大的可扩展性。

VFET器件的限制在于，连接到这些栅极电极以及源极电极和漏极电极具有挑战性，并且通常要求电极非常大，以便提供一直到BEOL金属的多个连接点，从而减少了任何面积效益。竖直堆叠栅极单元500的益处在于：竖直堆叠晶体管505仍然正常工作，其中，横向地延伸通过栅极电极以及源极电极和漏极电极的纳米片沟道或纳米环沟道是在内部接线的，使得下部层或层面上的竖直堆叠晶体管505之一的输出可以容易地传递至上部层或层面上的竖直堆叠晶体管505的输入。

图6示出了根据本披露的实施例的具有基于CFET的堆叠的NMOS和PMOS架构的竖直堆叠栅极单元600的示意图。在实施例中，竖直堆叠栅极单元500可以结合上述所有元件，并且还可以结合来自CFET架构的nFET/pFET堆叠概念，从而产生具有基于CFET的堆叠的NMOS和PMOS架构的竖直堆叠栅极单元600。竖直堆叠栅极单元600可以包括竖直堆叠晶体管605，其中，竖直堆叠晶体管605可以包括第一竖直堆叠晶体管605a、第二竖直堆叠晶体管605b和第三竖直堆叠晶体管605c，其中，第一竖直堆叠晶体管605a可以设置在第二竖直堆叠晶体管605b的下方(并且基本上或部分地与之竖直对齐)，并且第二竖直堆叠晶体管605b可以设置在第三竖直堆叠晶体管605c的下方(并且基本上或部分地与之竖直对齐)。竖直堆叠晶体管605可以包括六个源极电极和漏极电极，所有这些电极相对于彼此交错以便提供在竖直堆叠栅极单元600内部以及从源极电极和漏极电极到BEOL中的布线轨道的连接。这是六层面设计的示例。竖直堆叠栅极单元600的电流流动仍然与竖直堆叠栅极单元500的多层面布局一致，在该布局中，电流穿过每个竖直堆叠晶体管505，然后通过源极电极与漏极电极之间的内部通孔布线升高到该晶体管上方的层面。

下图说明了过程仿真，以便更好地理解。

图7示出了根据本披露的实施例的三层面竖直堆叠栅极单元700的Vss 720和Vdd725输入侧视图。Vss输入端720可以设置在竖直堆叠栅极单元700的左侧，并且可以为第一层面705a上的第一NMOS源极/漏极(S/D)电极715a供电，而Vdd输入端725可以设置在竖直堆叠栅极单元700的右侧，并且可以为第一层面705a上的第一PMOS S/D电极720a和第二层面705b上的第二PMOS S/D电极720b供电，其中，第二层面705b可以设置在第一层面705a的顶部上方，并且第三层面705c可以设置在第二层面705b的顶部上方。竖直堆叠栅极单元700还可以包括第二NMOS S/D电极715b、第三NMOS S/D电极715c和第三PMOS S/D电极720c。在该图中，层面705可以通过结合内部通孔来连接或内部布线，但也可以使用其他方法来完成此操作，诸如制作覆盖多个层面705的公共S/D电极。值得注意的是，通常通过金属布线完成的一些功能(诸如nFET到pFET的连接)可以通过横向短接两个相邻的NMOS和PMOS的S/D接触件(例如第三NMOS S/D电极715c和第三PMOS S/D 720c(如图所示))轻松完成，从而向可以设置在第一金属层735a中的金属轨道710提供单个输出。

图8示出了根据本披露的实施例的三层竖直堆叠栅极单元700的栅极侧视图。竖直堆叠晶体管730(包括第一竖直堆叠晶体管730a、第二竖直堆叠晶体管730b和第三竖直堆叠晶体管730c)可以占据竖直堆叠栅极单元700的每个层面705。如图所示，竖直堆叠晶体管730可以在NMOS与PMOS之间共用，但是围绕沟道790的逸出功金属795在物理NMOS栅极与PMOS栅极之间可能是不同的。竖直堆叠晶体管730可以由第二金属层735b供电，并且从第二金属层735b向下的每个连接通过每个层面705上的竖直堆叠晶体管730的交错而馈入独立的竖直堆叠晶体管730中，以便为从第二金属层735b到竖直堆叠晶体管730的每个输入提供着陆区域。

图9示出了根据本披露的实施例的与图7的Vss 720和Vdd 725输入侧视图相反的NMOS S/D电极715和PMOS S/D电极720的视图。在该视图中，竖直堆叠栅极单元700可以包括第一NMOS S/D电极输出端715a2、第二NMOS S/D电极输出端715b2、第三NMOS S/D电极输出端715c2、第一PMOS S/D电极输出端720a2、第二PMOS S/D电极输出端720b2和第三PMOS S/D电极输出端720c2。如在第一层面705a上可以看到的，在PMOS(右)侧在第一竖直堆叠晶体管730a中的第一PMOS S/D电极输出端720a2可以上拉到金属轨道710，而在NMOS(左)侧来自第一竖直堆叠晶体管730a的第一NMOS S/D电极输出端715a2可以上拉到第二层面705b上的第二竖直堆叠晶体管730b的第二NMOS S/D电极输出端715b2和第三层面705c上的第三竖直堆叠晶体管730c的第三NMOS S/D电极输出端715c2。因此，第一NMOS S/D电极输出端715a2可以用作第二竖直堆叠晶体管730b和第三竖直堆叠晶体管730c的输入源。

在另一实施例中，竖直堆叠栅极单元700可以被构造为其中NMOS和PMOS的源极区域和漏极区域也以CFET方式堆叠在彼此顶部上方。这种构型得到了这样的器件，其中存在六个层面705而不是三个，其中层面705可以由S/D电极确定而公共栅极可以占据两个相邻的层面705。

因此，所描述的技术可以通过将多个独立的栅极堆叠在彼此顶部上方以便将标准单元的东/西面积或横向面积降低到较少数量的CPP(接触栅极节距)，来实现面积微缩。

前述实施例的优点描述如下。

通过将栅极竖直地堆叠在彼此顶部上方的构型来减少给定器件所需的CPP数量，从而可以在东/西分析或横向方向上微缩该器件的面积。因此，通过栅极的堆叠，器件中的晶体管数量保持恒定，这实现了标准单元的尺寸益处。

每个栅极电极以及源极电极和漏极电极都可以用作整个器件的单独“层”或“层面”。通过(a)可以跨多个层面连接源极和漏极接触件的内部通孔或者(b)通过将来自两个单独的层面的源极电极和漏极电极物理地合并成单个合并的电极来将流过器件的电流向上路由通过该器件的升高的“层”或“层面”。因此，通常通过金属互连在后段制程(BEOL)中进行布线而完成的动作可以通过结合通孔或合并的或断接的源极和漏极接触件来在内部完成。

可以在器件内确定栅极的尺寸并使这些栅极相对于彼此交错，以便可以从任何BEOL金属层清楚地建立与每个栅极的连接。

源极电极和漏极电极也可以相对于彼此交错，以便提供在任何时间上拉到器件内任何金属轨道的通路，从而绕过内部布线上升到给定器件的升高层面。

流过器件的电流通常是向上的，其中电源可以来自埋式电力轨或BEOL中的电力轨(其中，电源去往器件的下部层面上的源极电极和漏极电极)。电流将从此处流过晶体管，并馈入相邻的源极电极和漏极电极，在此处，输出可以向上传递至金属布线轨道，或向上传递至器件的下一“层面”，其中来自下部层面的输出可以用作上部层面的输入。电流将流过该层面上的晶体管，然后进入下一个源极电极和漏极电极，并且然后再次向上传递至金属布线轨道或为下一平面/晶体管供应输入电源。

就标准单元在东/西方向上的面积微缩而言，本文的实施例可以包括单个CPP(接触栅极节距(contacted gate/poly pitch))。尽管使用了多个栅极，但是这些栅极堆叠在彼此顶部上方以实现较小的面积尺寸。

为了适应栅极的多次堆叠，可以增加北/南取向或竖直取向的单元高度，以允许到堆叠栅极的交错连接。与临界金属节距相比，CPP可能要大得多，因此，一个CPP的变化在物理尺寸上通常比轨道单元高度的任何变化大25％至50％。例如，一个CPP的减小可能多达例如42nm，但是要实现这一点，可能需要向标准单元中添加附加的轨道节距，该节距可能约为例如24nm，因此在此示例情况下的实际效益可能是例如18nm。

对于包含多于三个栅极的器件，可以使用两个CPP的堆叠布局，其中，器件的堆叠高度保持为两个层面或三个层面，但这是跨越两组不同的堆叠栅极进行的。这也为具有不同栅极数的多个标准单元的情况提供了关于如何使整体布局接近相同层面高度的方法。

在该器件中，NMOS沟道和PMOS沟道可以相对于彼此并排布置，这在CMOS中很常见，因此(先前提到的)示例AOI单元可以包括三层面器件。可替代地，在互补FET(CFET)器件中，NMOS沟道和PMOS沟道本身可以堆叠在彼此顶部上方，这将使该器件方法成为六层面器件。

这种器件概念可以实现标准单元上标准单元或芯片上芯片三维器件，因为向上微缩路径无需在竖直方向上受到限制，并且单元之间的某些布线仍可以在竖直堆叠在彼此顶部上方的两个单元的输出端之间在内部创建。

在所描述的实施例中，所有栅极都可以是公共栅极，其中NMOS沟道和PMOS沟道穿过器件的每个层面内的相同栅极结构，但是在每个公共栅极内，沉积在沟道上的逸出功金属是沟道特定的(NMOS金属沉积在NMOS沟道上，PMOS金属沉积在PMOS沟道上)。可替代地，可以结合分离的栅极，使得仅NMOS栅极可以用于NMOS沟道，而独立的PMOS栅极可以用于PMOS沟道。在该实施例中，可以通过形成介电膜而将NMOS栅极电极和PMOS栅极电极在物理上和电学上彼此隔离，该介电膜可以直接沉积在一个或两个栅极电极上，或者通过选择性沉积方法沉积到未覆盖/覆盖的栅极电极。

在前面的描述中，已经阐明了具体细节，诸如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这种细节是出于解释而非限制的目的。已经参考附图描述了本文所披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。

已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(诸如，半导体晶圆、掩膜版)、或基础衬底结构之上或上覆的层(诸如，薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。

本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，对本发明实施例的任何限制在所附权利要求中进行了呈现。