基于阻变电阻的非易失抗辐射存储单元

摘要

本发明涉及基于阻变电阻的非易失抗辐射存储单元，本设计由9个晶体管和4个阻变电阻组成。该存储单元可将阻变电阻的阻值高低转换为电平的高低，具有多次编程、信息加载速度快等特点，并且具有抗单粒子翻转(SEU)的抗辐照性能。可应用于非易失存储器件、可编程逻辑器件的配置信息存储等。可用较小的面积实现高性能且具备抗单粒子翻转的抗辐照非易失存储单元。利用阻变电阻，上电时可把信息从存储电阻快速读入存储单元。本设计基于阻变电阻的电学特性实现。由9个晶体管和4个阻变存储电阻组成的存储单元。

说明书

技术领域

本发明属于集成电路设计领域。更具体的说是一种基于阻变器件的非易失抗辐射存储单元设计。

背景技术

半导体存储器是电子设备最基本的元器件之一，是现代信息技术的重要组成部分。经过四十多年的快速发展，以flash为代表的非易失存储器经历了飞速发展。面对未来将会出现的技术瓶颈，非易失性存储器该如何继续发展，正是设计者们应该认真思考的问题。近年来，阻变电阻这种新兴器件展现出了巨大的潜力。出了自身具有的低功耗、高密度、高速等优点外，阻变电阻利用电阻可变这一特性来存储信息，不存在其他类型存储器易受辐照影响的问题。另外，阻变电阻不需引入传统CMOS工艺技术以外的技术，与传统CMOS工艺有很好的兼容性。这意味着无需在研发和生产中增加额外的设备和成本，研发和成果转化周期可以大大缩短。具有很强的技术扩展能力和广阔的发展前景。

发明内容

本发明目的是提供一种支持多次编程、掉电后信息不丢失、具备抗单粒子翻转能力的非易失抗辐射存储单元。

本发明为实现上述目的所采用的技术方案是：基于阻变电阻的非易失抗辐射存储单元，包括晶体管N0～N6、晶体管P1～P2，以及电阻R1、电阻R2；

所述晶体管N5的漏极通过电阻R1与位线BL连接，用于接入电阻转换控制电平信号；N5的漏极还与晶体管N3的漏极连接，N5的栅极连有字线WLL，用于接入选通控制信号；N5的源极与N6的源极连接，并作为源线位SL，用于接入电阻转换控制电平信号；

晶体管N3的栅极与读线READ连接，用于接入读信号；N3的源极与P2的漏极、N2的源极连接；P2的源极与P1的源极连接，并作为电源线PWR接入电源；P2的栅极与N2栅极、P1的漏极、N1的源极连接；P1的栅极与N1的栅极连接；N1的漏极和N2的漏极接地；N1的源极、N2的源极分别与N0漏极、N0源极连接，N0的栅极与读线READ连接；所述晶体管P2的漏极与P1的栅极之间连有电阻R3；所述晶体管P2的栅极与P1的漏极之间连有电阻R4；

N6的栅极连有字线WLR，用于接入选通控制信号；N6的漏极通过电阻R2与BL连接，N6的漏极与N4的漏极连接，N4的源极与P1的漏极连接，N4的栅极与读线READ连接。

R1和N5构成第一1T1R单元，R2和N6构成第二1T1R单元；P1、P2、N1、N2、N3、N4以及R3、R4构成抗辐射SRAM单元。

基于阻变电阻的非易失抗辐射存储方法，包括以下步骤：

载入信号Read为低电平时，存储信息的相反值直接通过外围电路写入电阻R1和R2；在每次存储单元上电时把电阻值代表的存储信息载入存储单元。

Step1、信息写入电阻R1和R2：信号Read为低，WLL先有效，在BL和SL施加激励对电阻R1进行写操作，然后WLR有效，在BL和SL施加激励对电阻R2进行互补的写操作，最终R1和R2的阻值一个处于相对的高阻态，另一个处于低阻态；

Step2、把R1和R2所存的配置信息载入抗辐射SRAM单元：当存储单元上电时，BL接低电平，WLL和WLR均为无效，Read信号短暂为高电平，使SRAM单元内部的P2漏极与N2源极之间的节点Q、P1漏极与N1源极之间的节点QB都被拉到亚稳态点浮动阈值范围内；Q和QB中靠近低电平的节点最终为低电平，而另一个节点最终为高电平，以使配置信息载入、存储单元开始正常工作。

还包括Step3、存储单元断电后再上电时，只需将信息从存储单元中的两个互补1T1R结构载入SRAM单元，以使存储单元正常工作。

本发明具有以下有益效果及优点：

该存储单元可将阻变电阻的阻值高低转换为电平的高低，具有多次编程、信息加载速度快等特点，并且具有抗单粒子翻转(SEU)的抗辐照性能。可应用于非易失存储器件、可编程逻辑器件的配置信息存储等。

附图说明

图1、电路原理图；

图2、存储单元的操作流程图。

具体实施方式

下面结合附图及实施例对本发明做进一步的详细说明。

本发明设计出了一款含有9个晶体管和4个阻变电阻(9T4R)的高性能、抗辐照存储单元设计。在实现存储单元高速、低功耗的情况下，加入了抗辐照的设计，使存储单元具备抗单粒子翻转的能力。完成存储单元电路原理图设计。设计可用于存储器件中，也可以应用于替代其他类型的电路中的SRAM。可用较小的面积实现高性能且具备抗单粒子翻转的抗辐照非易失存储单元。利用阻变存储电阻，上电时可把配置信息从存储电阻快速读入存储单元。本设计由阻变电阻的电学特性实现。

1.非易失存储单元设计。

9T4R存储单元由9个晶体管和4个阻变存储电阻组成。其中，它包括一个带有电阻R3、R4的六管SRAM单元，一个均压管N0和两个1T1R结构(R1、N5和R2、N6)构成基本功能。均压管N0的源端和漏端分别连接SRAM单元内部的存储节点Q和QB。

在设计六管SRAM单元的时候，为了确保读出操作和写入操作的正确性和稳定性，需要考虑设计驱动管与传输管的宽长比的合理性。

两个1T1R单元的选通管(N5,N6)和存储电阻(R1,R2)之间节点分别连接到SRAM单元原来的位线和互补位线(A,B点)上，两个阻变单元(指的就是存储电阻R1,R2)的选通管(N5,N6)的源端接在一起连到SL(source line)上，两个阻变存储电阻的另一端接在一起连接到位线BL上，两个阻变单元的选通管各由一根字线WLL和WLR控制。

两个存取晶体管N3和N4，目的为了实现存储结点的功能。在BL和SL施加适当的激励对电阻R1和R2进行写操作，使R1和R2的阻值一个处于高阻态，另一个处于低阻态，完成了信息的写入；然后在上电时又把配置信息从存储电阻R1和R2快速读入SRAM单元。

9T4R存储单元信息的相反值在断电后，以互补的形式保存在存储电阻R1和R2中，然后在上电时又把信息从存储电阻R1和R2快速读入SRAM单元，载入所需时间几百皮秒。因此，采用9T4R存储单元的器件具有很高的安全性，而且可以快速上电启动。9T4R存储单元在结构上非常对称，因而在载入信息时不易出错。

2.抗辐照设计。

为了提高存储单元的抗单粒子翻转(SEU)效应的性能，提出的9T4R存储单元中加入了阻变电阻R3、R4，这两个电阻采用forming前的初始态，阻值定为1MΩ。当单粒子入射到9T4R存储单元上，使存储节点降低或升高后，存在两个过程的竞争：一是恢复过程，一是反馈过程。通过加入阻变电阻R3、R4，使得恢复过程所需要的时间小于反馈过程所需要的时间，所以带电粒子的入射不能导致单粒子翻转。

其操作流程和工作时序如下：

由于载入信号Read为低电平时，9T4R存储单元两侧的1T1R单元和SRAM单元被SRAM的两个选通管N3和N4隔离开，存储信息的相反值可以直接通过外围电路写入阻变存储电阻R1和R2，然后SRAM在每次存储单元上电时只负责把电阻值代表的存储信息载入存储单元发挥作用。因此，9T4R结构的操作流程比较简单，如图1、图2所示，具体如下：

Step1——信息写入R1和R2。Read为低使SRAM单元和其两侧的1T1R单元隔离开，WLL先有效，在BL和SL施加适当的激励对存储电阻R1进行写操作，然后WLR有效，在BL和SL施加适当的激励对存储电阻R2进行互补的写操作，最终R1和R2的阻值一个处于高阻态，另一个处于低阻态。

Step2——把R1和R2所存的配置信息载入SRAM。当存储单元上电时，BL接低电平，WLL和WLR均为无效，Read信号短暂为高电平(有效脉宽约为100-200ps)，使SRAM的内部节点Q和QB都被拉到亚稳态点附近，但R1和R2的阻值不同，Q和QB中与低阻连接的那个存储节点被拉得靠近低电平，而另一个存储节点靠近高电平；然后Read为低电平，由于SRAM单元内部存在的正反馈机制，Q和QB中靠近低电平的节点最终为低电平，而另一个节点最终为高电平。由于每次存储单元上电时9T4R的电平都是从临近的互补阻变单元读取，配置信息的载入速度非常快，可以达到100ps级别。信息载入成功后，存储单元就开始正常工作。

Step3——存储单元断电后再上电时，只需将配置信息从9T4R存储单元中的两个互补1T1R单元载入SRAM单元，然后存储单元就可以继续正常工作。

9T4R存储单元支持阻变单元的单极和双极写操作机理。9T4R存储单元的器件具有很高的安全性，可以快速上电启动。9T4R单元结构对称，工作过程中不能被误编程，能够保证存储信息正确。