一种MOSFET-TFET混合型11T SRAM单元电路

摘要

本发明公开了一种MOSFET‑TFET混合型11T SRAM单元电路，包括五个NTFET晶体管，四个PTFET晶体管，两个NMOSFET晶体管，其中：电源VDD和PTFET晶体管P3的源极电连接；PTFET晶体管P3的漏极与PFET晶体管P1的源极电连接；PTFET晶体管P2的漏极分别与NTFET晶体管N2的漏极、NMOSFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N6的栅极电连接；NTFET晶体管N5的源极、NTFET晶体管N6的源极均与GND电连接。上述电路不仅增强了SRAM单元的写能力，而且降低了电路的静态功耗，提高了保持状态下SRAM单元的稳定性。

说明书

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种MOSFET-TFET混合型11T SRAM单元电路。

背景技术

随着移动电子产品的发展，人们对集成电路低功耗的需求变得越来越迫切。近年来，MOSFET(金属-氧化物半导体场效应晶体)已成为数字集成电路和模拟集成电路的重要组成部分。然而随着集成电路技术节点的发展，MOSFET在超低功耗电路中的一些缺点使其难以获得满意的结果。因为随着MOSFET尺寸的减小，由于MOSFET的短沟道效应导致其在亚阈值电压下的关闭能力减弱，使得电路的静态漏电流和静态功耗增加,在微处理器中，静态随机存取存储器(SRAM)占用芯片面积的50％以上，并消耗了处理器的大部分静态功耗，因此降低SRAM的静态功耗变得十分关键。

虽然目前已经广泛提出了许多用于在亚阈值电压下降低SRAM的静态功耗的方法，但传统的MOSFET技术在超低功耗的应用中几乎已经达到了物理极限，室温下的亚阈值摆幅理论值不会低于60mV/dec。在亚阈值工作电压下进一步降低SRAM静态功耗仍然是十分有限的。相对于MOSFET，目前最具有发展前景的低功耗器件是基于带带隧穿(Band-to-BandTunneling)机制的隧穿场效应晶体管TFET(Tunnel Field-Effect Transistor)。TFET的亚阈值摆幅可以突破60mV/dec的限制，能够在较低的电压下工作获得更大的电流开关比，因此可以大幅度地降低静态功耗。然而，由于TFET的结构特性，在使用TFET的电路设计中仍然存在一些挑战，TFET具有单向导电性，它将MOS管的P区和N区进行不同的参杂，由于源极和漏极掺杂的不对称性，TFET存在不受栅极控制的正偏P-I-N电流，增大了电路的静态功耗，也影响了保持状态下存储节点的稳定性。

发明内容

本发明的目的是提供一种MOSFET-TFET混合型11T SRAM单元电路，该电路采用增加写辅助管的方式提高了SRAM单元的写能力，使用NMOSFET晶体管作为访问管消除了TFET作为SRAM访问管时出现的正偏P-I-N电流，降低了电路的静态功耗，提高了保持状态下SRAM单元的稳定性。

本发明的目的是通过以下技术方案实现的：

一种MOSFET-TFET混合型11T SRAM单元电路，所述电路包括五个NTFET晶体管，依次记为N1、N2、N5、N6、N7；四个PTFET晶体管，依次记为P1、P2、P3、P4；两个NMOSFET晶体管，依次记为N3、N4，其中：

电源VDD和PTFET晶体管P3的源极电连接，同时电源VDD也与PTFET晶体管P4的源极电连接；

PTFET晶体管P3的漏极与PFET晶体管P1的源极电连接；

PTFET晶体管P4的漏极与PTFET晶体管P2的源极电连接；

PTFET晶体管P1的漏极分别与NFET晶体管N1的漏极、NMOSFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2的栅极电连接；

PTFET晶体管P2的漏极分别与NTFET晶体管N2的漏极、NMOSFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N6的栅极电连接；

NTFET晶体管N5的漏极与NMOSFET晶体管N3的源极、NMOSFET晶体管N4的源极电连接；

NTFET晶体管N6的漏极与NTFET晶体管N7的源极电连接；

NTFET晶体管N5的源极、NTFET晶体管N6的源极均与GND电连接；

进一步的，所述PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成两个反相器，这两个反相器又构成了SRAM单元中的锁存电路；

所述PTFET晶体管P3与P4用于写操作时打断锁存电路结构，实现当SRAM单元进行写操作时提高单元写能力的目的；

所述NTFET晶体管N5与NMOSFET晶体管N3、N4构成SRAM单元的传输管部分，消除了TFET作为SRAM单元传输管时出现的正偏P-I-N电流问题；

所述NTFET晶体管N6与N7构成读分离电路用于读操作，以提高SRAM单元的读能力和速度。

由上述本发明提供的技术方案可以看出，上述电路采用增加写辅助管的方式提高了SRAM单元的写能力，使用NMOSFET晶体管作为访问管消除了TFET作为SRAM访问管时出现的正偏P-I-N电流，降低了电路的静态功耗，提高了保持状态下SRAM单元的稳定性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的MOSFET-TFET混合型11T SRAM单元电路结构示意图；

图2为本发明实施例所提供的电路的写裕度与其他单元的写裕度比较数据示意图；

图3为本发明实施例所提供的电路的静态功耗与其他单元的静态功耗比较数据示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

传统的SRAM存储器单元电路所用的基本器件为MOSFET，本发明提出的MOSFET-TFET混合型11T SRAM单元电路所用的基本器件为隧穿场效应晶体管(TFET)和金属氧化物半导体场效应晶体管(MOSFET)。下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的MOSFET-TFET混合型11T SRAM单元电路结构示意图，所述电路包括五个NTFET晶体管，依次记为N1、N2、N5、N6、N7；四个PTFET晶体管，依次记为P1、P2、P3、P4；两个NMOSFET晶体管，依次记为N3、N4，其中：

电源VDD和PTFET晶体管P3的源极电连接，同时电源VDD也与PTFET晶体管P4的源极电连接；

PTFET晶体管P3的漏极与PFET晶体管P1的源极电连接；

PTFET晶体管P4的漏极与PTFET晶体管P2的源极电连接；

PTFET晶体管P1的漏极分别与NFET晶体管N1的漏极、NMOSFET晶体管N3的漏极、PTFET晶体管P2的栅极(记为G)、NTFET晶体管N2的栅极电连接；

PTFET晶体管P2的漏极分别与NTFET晶体管N2的漏极、NMOSFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N6的栅极电连接；

NTFET晶体管N5的漏极与NMOSFET晶体管N3的源极、NMOSFET晶体管N4的源极电连接；

NTFET晶体管N6的漏极与NTFET晶体管N7的源极电连接；

NTFET晶体管N5的源极、NTFET晶体管N6的源极均与GND电连接；

其中，所述PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成两个反相器，这两个反相器又构成了SRAM单元中的锁存电路；

所述PTFET晶体管P3与P4用于写操作时打断锁存电路结构，实现当SRAM单元进行写操作时提高单元写能力的目的；

所述NTFET晶体管N5与NMOSFET晶体管N3、N4构成SRAM单元的传输管部分，消除了TFET作为SRAM单元传输管时出现的正偏P-I-N电流问题；

所述NTFET晶体管N6与N7构成读分离电路用于读操作，从而提高SRAM单元的读能力和速度。

此外，NTFET晶体管N5、N7利用TFET管具有更小截止电流的优势，降低了SRAM单元在保持状态下的泄漏电流和静态功耗。

具体实现中，上述电路进一步包括如下结构：

写字线WL与NTFET晶体管N5的栅极电连接；

写位线BL与PTFET晶体管P3的栅极、NMOSFET晶体管N3的栅极电连接；

写位线BLB与PTFET晶体管P4的栅极、NMOSFET晶体管N4的栅极电连接；

读字线RWL与NTFET晶体管N7的栅极电连接；

读位线RBL与NTFET晶体管N7的漏极电连接。

基于上述电路结构，所述电路在保持状态下：写字线WL、写位线BL、写位线BLB及读字线RWL均为低电平，NMOSFET晶体管N3、N4及NTFET晶体管N5、N6处于关闭状态；PTFET晶体管P3、P4开启，使由所述PTFET晶体管P1与NTFET晶体管N1、PTFET晶体管P2与NTFET晶体管N2构成的锁存电路处于锁存状态，保证了SRAM单元在保持状态下的稳定性。

基于所述电路结构，所述电路在读操作阶段：

写字线WL、写位线BL、写位线BLB为低电平，读字线RWL置为高电平，读位线RBL被预充为高电平；

若存储节点Q的电压为“0”，存储节点QB的电压为“1”，则读位线RBL通过NTFET晶体管N6、N7放电，完成读“0”操作；

若存储节点Q的电压为“1”，存储节点QB的电压为“0”，则读位线RBL始终保持高电平，完成读“1”操作；

SRAM单元中的灵敏放大器通过检测读位线RBL电平的变化实现对SRAM单元存储数据的读取，完成读操作。

基于所述电路结构，所述电路在写操作阶段：

读字线RWL置为低电平，读位线RBL被预充为高电平；

假设存储节点Q为“1”、存储节点QB为“0”，在SRAM单元将进行写“0”操作时，此时写字线WL、写位线BL置为高电平，同时写位线BLB保持原状态即低电平；此时，NTFET晶体管N5与NMOSFET晶体管N3打开，PTFET晶体管P3关闭、P4打开，由于PTFET晶体管P3的关闭切断了VDD到存储节点Q的上拉路径，存储节点Q迅速被拉为低电平，VDD通过PTFET晶体管P4、P2对存储节点QB充电，使得存储节点QB的电压迅速升高为高电平，从而完成写“0”操作；当完成写操作后，写字线WL、写位线BL置为低电平，PTFET晶体管P3打开，恢复锁存状态，保证SRAM单元的稳定性；

假设存储节点Q为“0”，存储节点QB为“1”，当SRAM单元进行写“1”操作时，将写字线WL、写位线BLB置为高电平，写位线BL保持低电平，传输管NMOSFET晶体管N4、NTFET晶体管N5开启，NTFET晶体管P4关闭；PTFET晶体管P4的关闭切断了VDD到存储节点QB的上拉路径，存储节点QB通过N4、N5迅速被拉为低电平，同时由于写位线BL为低电平，故此时PTFET晶体管P3是开启的，VDD通过PTFET晶体管P3、P1对存储节点Q充电，使得存储节点Q的电压迅速升高为高电平，从而完成写“1”操作；当完成写操作后，写字线WL、写位线BLB置为低电平，PTFET晶体管P4打开，恢复锁存状态，保证SRAM单元的稳定性。上述过程由于采用了写辅助技术从而极大的提高了SRAM单元的写能力和写裕度。

为了更加清晰地展现出本发明所述电路的结构及效果，下面结合附图将本发明实施例所提供的SRAM单元电路与其他TFET SRAM单元电路进行对比，具体内容如下：

1)如图2所示为本发明实施例所提供的电路的写裕度与其他单元的写裕度比较数据示意图，写噪声容限从电压传输特性曲线(记为VTC)获得，由于采用了写辅助技术，本发明实施例所述电路结构比背景技术中的7T TFET SRAM以及组合管访问的10T TFET SRAM单元具有更大的写裕度，现有技术中的组合管访问的10T TFET SRAM单元需要增加访问管的尺寸才能完成写操作，由于本发明采用了TFET与MOSFET器件组合的方式，消除了正偏P-I-N电流，并采用写辅助管的方式提高了单元的写能力，同时不影响其他单元的保持状态。

2)如图3所示为本发明实施例所提供的电路的静态功耗与其他单元的静态功耗比较数据示意图，图中展示了本发明实施例所提出的MOSFET-TFET混合型11T SRAM单元电路与现有技术中的7T TFET SRAM与组合管访问的10T TFET SRAM单元在电压为0.5V～1V时的静态功耗比较，根据实验仿真结果可以看出：随着工作电压的上升，由于在保持状态下，现有技术中的7T TFET SRAM由于存取晶体管的正向偏置电压逐渐增加，因此SRAM单元的静态功耗在不消除正向偏置电压的情况下单元的静态功耗呈数量级的增加。

与现有技术中的传统7T TFET SRAM单元相比，本发明提出的MOSFET-TFET混合型11T SRAM单元电路的静态功耗降低了至少3个数量级，这是由于本发明使用了具有双向导通特性的NMOSFET作为访问管，解决了在保持状态下传统7T TFET SRAM单元使用单向导通TFET管作为访问晶体管时存在的正偏P-I-N电流问题。

值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

综上所述，本发明实施例所述电路利用了MOSFET晶体管的双向导通特性，以及TFET晶体管相比于MOSFET晶体管具有更小的亚阈值摆幅和更高的开关电流比特性，消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了传统7T TFET电路的静态功耗；此外利用写辅助技术克服了组合管访问的10T TFET晶体管写入能力差的缺点，提高了SRAM单元的写能力和稳定性。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。