提升Flash芯片擦除效率的电路和Flash芯片

摘要

本发明公开了一种提升Flash芯片擦除效率的电路和Flash芯片，通过采用紫外线存储单元作为Flash芯片的存储单元，紫外线存储单元阈值电压分布比传统Flash芯片存储单元阈值电压分布要窄一些，在紫外线存储单元上进行擦写操作之后阈值电压的分布也比传统Flash芯片存储单元阈值电压分布的一致性要好，以提高Flash芯片存储单元一致性；通过阈值电压检测电路检测与紫外线存储单元阈值电压成线性关系的电压Vref_op1，擦除电压调整电路根据电压Vref_op1调整施加到紫外线存储单元上擦除电压大小，根据不同紫外线存储单元的阈值电压自动调整擦除电压，擦除速度得到了提升，擦除的一致性更好。

说明书

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及的是一种提升Flash芯片擦除效率的电路和Flash芯片。

背景技术

Flash芯片中，擦除速度受存储单元上施加的栅体偏压的影响，经实验测试，对单元施加的偏压越大，擦除速度越快。另外，工艺相关的一些因素，例如沟道氧化层厚度、控制栅和浮栅的电容耦合率等也都会影响擦除的速度：实验测试的结果表明，沟道氧化层厚度越薄，擦除速度越快；电容耦合率越大，擦除速度越快。

而受上述因素影响的传统存储单元擦除后VT的分布较宽，导致存储单元的一致性很差。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种提升Flash芯片擦除效率的电路和Flash芯片，旨在解决现有的Flash芯片的存储单元因一致性差影响擦除效率的问题。

本发明的技术方案如下：一种提升Flash芯片擦除效率的电路，其中，包括：

紫外线存储单元UV cell；

阈值电压检测电路，用于检测电路检测与紫外线存储单元UV cell的阈值电压成线性关系的电压Vref_op1；

擦除电压调整电路，根据阈值电压检测电路检测到的电压Vref_op1调整施加到紫外线存储单元UV cell上的擦除电压Ver_bulk大小；

通过阈值电压检测电路检测与紫外线存储单元UV cell的阈值电压成线性关系的电压Vref_op1，擦除电压调整电路根据电压Vref_op1调整施加到紫外线存储单元UV cell上的擦除电压Ver_bulk大小，以提高紫外线存储单元UV cell的擦除效率，从而提高Flash芯片的擦除效率。

所述的提升Flash芯片擦除效率的电路，其中，所述阈值电压检测电路包括第一电流镜模块、第二电流镜模块，所述第一电流镜模块一端与第一电流源Iref1一端连接，第一电流源Iref1另一端连接电源电压VCC，第一电流镜模块另一端与紫外线存储单元UV cell连接，紫外线存储单元UV cell与第二电流镜模块一端连接，第二电流镜模块另一端输出电压Vref_op1。

所述的提升Flash芯片擦除效率的电路，其中，所述第一电流镜模块包括第一mos管nm1、第二mos管nm2、第三mos管pm1、第四mos管pm2，所述第一mos管nm1的栅极和漏极连接在一起后与第一电流源Iref1一端连接，第一mos管nm1的源极接地，第一mos管nm1的的栅极与第二mos管nm2的栅极连接，第二mos管nm2的源极接地，第三mos管pm1的栅极和源极连接在一起后与第二mos管nm2的漏极连接，第三mos管pm1的漏极与第四mos管pm2的漏极连接，第四mos管pm2的栅极与第三mos管pm1的栅极连接，第四mos管pm2的源极与紫外线存储单元UV cell的漏极连接，紫外线存储单元UV cell的栅极连接电压Vcg，紫外线存储单元UVcell的源极接地。

所述的提升Flash芯片擦除效率的电路，其中，所述第一mos管nm1和第二mos管nm2采用nmos管，第三mos管pm1和第四mos管pm2采用pmos管。

所述的提升Flash芯片擦除效率的电路，其中，所述第二电流镜模块包括第五mos管nm3、第六mos管nm4、第七mos管pm3、第八mos管pm4，所述第五mos管nm3的栅极与紫外线存储单元UV cell的漏极连接，第五mos管nm3的源极接地，第七mos管pm3的栅极和源极连接在一起后与第五mos管nm3的漏极连接，第七mos管pm3的漏极与第八mos管pm4的漏极连接，第八mos管pm4的栅极与第七mos管pm3的栅极连接，第六mos管nm4的栅极与第六mos管nm4的漏极连接在一起后与第八mos管pm4的源极连接，第六mos管nm4的源极接地；第八mos管pm4的源极输出电压Vref_op1。

所述的提升Flash芯片擦除效率的电路，其中，所述第五mos管nm3、第六mos管nm4采用nmos管，第七mos管pm3、第八mos管pm4采用pmos管。

所述的提升Flash芯片擦除效率的电路，其中，所述擦除电压调整电路包括第九mos管nm5、第十mos管pm5、第十一mos管nm6、第十二mos管pm6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一开关S0、第二开关S1、第三开关S2、第四开关S3、比较器Buffer、第十三mos管nm7、第十四mos管nm8、第十五mos管nm9、第十六mos管nm10，所述第九mos管nm5的栅极和漏极连接在一起后与第二电流源Iref一端连接，第二电流源Iref另一端连接电源电压VCC，第九mos管nm5的源极接地，第九mos管nm5的栅极与第十一mos管nm6的栅极连接，第十一mos管nm6的源极接地，第十mos管pm5的栅极和源极连接在一起后与第十一mos管nm6的漏极连接，第十mos管pm5的漏极与第十二mos管pm6的漏极连接，第十二mos管pm6的栅极与第十mos管pm5的栅极连接，第十二mos管pm6的源极与第一电阻R0的一端连接，第一电阻R0的另一端与第二电阻R1的一端连接，第二电阻R1的另一端与第三电阻R2一端连接，第三电阻R2另一端与第四电阻R3一端连接，第四电阻R3另一端接地；第一开关S0一端与第一电阻R0一端连接，第一开关S0另一端连接比较器Buffer的负输入端，第二开关S1一端连接第一电阻R0另一端，第二开关S1另一端连接比较器Buffer的负输入端，第三开关S2一端连接第二电阻R1另一端，第三开关S2另一端连接比较器Buffer的负输入端，第四开关S3一端连接第三电阻R2另一端，第四开关S3另一端连接比较器Buffer的负输入端；比较器Buffer的输出端与第十三mos管nm7的栅极连接，第十三mos管nm7的源极接地，第十三mos管nm7的漏极连接第十四mos管nm8的漏极，第十四mos管nm8的源极和栅极连接在一起后与第十五mos管nm9的漏极连接，第十五mos管nm9的栅极和源极连接在一起后与第十六mos管nm10的漏极连接，第十六mos管nm10的栅极和源极连接在一起后接地，第十六mos管nm10的漏极与比较器Buffer的正输入端连接；第十三mos管nm7的漏极处的电压为施加到紫外线存储单元UVcell上的擦除电压Ver_bulk。

所述的提升Flash芯片擦除效率的电路，其中，所述第九mos管nm5和第十一mos管nm6采用nmos管，第十mos管pm5和第十二mos管pm6采用pmos管。

所述的提升Flash芯片擦除效率的电路，其中，所述第十三mos管nm7、第十四mos管nm8、第十五mos管nm9、第十六mos管nm10采用nmos管。

一种Flash芯片，其中，包括如上述任一项所述的提升Flash芯片擦除效率的电路。

本发明的有益效果：本发明通过提供一种提升Flash芯片擦除效率的电路和Flash芯片，通过采用紫外线存储单元作为Flash芯片的存储单元，紫外线存储单元阈值电压分布比传统Flash芯片存储单元阈值电压分布要窄一些，在紫外线存储单元上进行擦写操作之后阈值电压的分布也比传统Flash芯片存储单元阈值电压分布的一致性要好，以提高Flash芯片存储单元一致性；通过阈值电压检测电路检测与紫外线存储单元阈值电压成线性关系的电压Vref_op1，擦除电压调整电路根据电压Vref_op1调整施加到紫外线存储单元上擦除电压大小，根据不同紫外线存储单元的阈值电压自动调整擦除电压，擦除速度得到了提升，擦除的一致性更好。

附图说明

图1是本发明中阈值电压检测电路的示意图。

图2是本发明中擦除电压调整电路的示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图1和图2所示，一种提升Flash芯片擦除效率的电路，包括：

紫外线存储单元UV cell；

阈值电压检测电路，用于检测电路检测与紫外线存储单元UV cell的阈值电压成线性关系的电压Vref_op1；

擦除电压调整电路，根据阈值电压检测电路检测到的电压Vref_op1调整施加到紫外线存储单元UV cell上的擦除电压Ver_bulk大小；

通过阈值电压检测电路检测与紫外线存储单元UV cell的阈值电压成线性关系的电压Vref_op1，擦除电压调整电路根据电压Vref_op1调整施加到紫外线存储单元UV cell上的擦除电压Ver_bulk大小，以提高紫外线存储单元UV cell的擦除效率，从而提高Flash芯片的擦除效率。

在某些具体实施例中，如图1所示，所述阈值电压检测电路包括第一电流镜模块、第二电流镜模块，所述第一电流镜模块一端与第一电流源Iref1一端连接，第一电流源Iref1另一端连接电源电压VCC，第一电流镜模块另一端与紫外线存储单元UV cell连接，紫外线存储单元UV cell与第二电流镜模块一端连接，第二电流镜模块另一端输出电压Vref_op1。

在某些具体实施例中，所述第一电流镜模块包括第一mos管nm1、第二mos管nm2、第三mos管pm1、第四mos管pm2，所述第一mos管nm1的栅极和漏极连接在一起后与第一电流源Iref1一端连接，第一mos管nm1的源极接地，第一mos管nm1的的栅极与第二mos管nm2的栅极连接，第二mos管nm2的源极接地，第三mos管pm1的栅极和源极连接在一起后与第二mos管nm2的漏极连接，第三mos管pm1的漏极与第四mos管pm2的漏极连接，第四mos管pm2的栅极与第三mos管pm1的栅极连接，第四mos管pm2的源极与紫外线存储单元UV cell的漏极连接，紫外线存储单元UV cell的栅极连接电压Vcg，紫外线存储单元UV cell的源极接地。

在某些具体实施例中，所述第一mos管nm1和第二mos管nm2采用nmos管，第三mos管pm1和第四mos管pm2采用pmos管。

在某些具体实施例中，所述第二电流镜模块包括第五mos管nm3、第六mos管nm4、第七mos管pm3、第八mos管pm4，所述第五mos管nm3的栅极与紫外线存储单元UV cell的漏极连接，第五mos管nm3的源极接地，第七mos管pm3的栅极和源极连接在一起后与第五mos管nm3的漏极连接，第七mos管pm3的漏极与第八mos管pm4的漏极连接，第八mos管pm4的栅极与第七mos管pm3的栅极连接，第六mos管nm4的栅极与第六mos管nm4的漏极连接在一起后与第八mos管pm4的源极连接，第六mos管nm4的源极接地；第八mos管pm4的源极输出电压Vref_op1。

在某些具体实施例中，所述第五mos管nm3、第六mos管nm4采用nmos管，第七mos管pm3、第八mos管pm4采用pmos管。

在某些具体实施例中，如图2所示，所述擦除电压调整电路包括第九mos管nm5、第十mos管pm5、第十一mos管nm6、第十二mos管pm6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一开关S0、第二开关S1、第三开关S2、第四开关S3、比较器Buffer、第十三mos管nm7、第十四mos管nm8、第十五mos管nm9、第十六mos管nm10，所述第九mos管nm5的栅极和漏极连接在一起后与第二电流源Iref一端连接，第二电流源Iref另一端连接电源电压VCC，第九mos管nm5的源极接地，第九mos管nm5的栅极与第十一mos管nm6的栅极连接，第十一mos管nm6的源极接地，第十mos管pm5的栅极和源极连接在一起后与第十一mos管nm6的漏极连接，第十mos管pm5的漏极与第十二mos管pm6的漏极连接，第十二mos管pm6的栅极与第十mos管pm5的栅极连接，第十二mos管pm6的源极与第一电阻R0的一端连接，第一电阻R0的另一端与第二电阻R1的一端连接，第二电阻R1的另一端与第三电阻R2一端连接，第三电阻R2另一端与第四电阻R3一端连接，第四电阻R3另一端接地；第一开关S0一端与第一电阻R0一端连接，第一开关S0另一端连接比较器Buffer的负输入端，第二开关S1一端连接第一电阻R0另一端，第二开关S1另一端连接比较器Buffer的负输入端，第三开关S2一端连接第二电阻R1另一端，第三开关S2另一端连接比较器Buffer的负输入端，第四开关S3一端连接第三电阻R2另一端，第四开关S3另一端连接比较器Buffer的负输入端；比较器Buffer的输出端与第十三mos管nm7的栅极连接，第十三mos管nm7的源极接地，第十三mos管nm7的漏极连接第十四mos管nm8的漏极，第十四mos管nm8的源极和栅极连接在一起后与第十五mos管nm9的漏极连接，第十五mos管nm9的栅极和源极连接在一起后与第十六mos管nm10的漏极连接，第十六mos管nm10的栅极和源极连接在一起后接地，第十六mos管nm10的漏极与比较器Buffer的正输入端连接；第十三mos管nm7的漏极处的电压为施加到紫外线存储单元UV cell上的擦除电压Ver_bulk。

在某些具体实施例中，所述第九mos管nm5和第十一mos管nm6采用nmos管，第十mos管pm5和第十二mos管pm6采用pmos管。

在某些具体实施例中，所述第十三mos管nm7、第十四mos管nm8、第十五mos管nm9、第十六mos管nm10采用nmos管。

本技术方案中，紫外线存储单元UV cell的阈值电压的分布也跟工艺有一定的关系，而沟道氧化层厚度、控制栅和浮栅的耦合率也都会影响紫外线存储单元UV cell阈值电压的分布。但是实验表明，紫外线存储单元UV cell阈值电压的分布比传统Flash芯片存储单元的阈值电压分布相比要窄一些，在紫外线存储单元UV cell上进行了擦/写操作之后阈值电压的分布也比传统Flash芯片存储单元阈值电压分布的一致性要好；因此，本技术方案中采用紫外线存储单元UV cell作为Flash芯片的存储单元，以提高Flash芯片存储单元的一致性。

本技术方案中，对于沟道氧化层厚度较厚或者电容耦合率较小的存储单元，阈值电压会比较大，擦除速度很慢，可以通过采用大偏压的方式提升擦除速度；而对于阈值电压较小的存储单元则不需要太高的偏压进行擦除操作，因此本技术方案通过阈值电压检测电路检测与紫外线存储单元UV cell的阈值电压成线性关系的电压Vref_op1，擦除电压调整电路根据电压Vref_op1调整施加到紫外线存储单元UV cell上的擦除电压Ver_bulk大小。

其中，在第一电流源Iref1一定的情况下，紫外线存储单元UV cell的阈值电压越高，vn点电压越大，电压Vref_op1越大，电压Vref_op1反映出了紫外线存储单元UV cell的阈值电压的大小。将检测到的电压Vref_op1的大小记录下来；通过调整图2中开关s0到s3的导通和关断，使得电压Vref_op= 电压Vref_op1，电压Vref_op越大，电压Vref_fb越大，施加到紫外线存储单元UV cell上的擦除电压Ver_bulk越大，使得需要擦除的存储单元上施加了更大的偏压，擦除速度得到了提升，擦除的一致性更好。

本技术方案还保护一种Flash芯片，包括如上述所述的提升Flash芯片擦除效率的电路。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。