时脉突波检测电路

摘要

一种时脉突波检测电路，包括检测电路及逻辑电路。检测电路用以接收时脉输入信号及时脉输出信号，检测电路判断时脉输入信号及时脉输出信号是否同相，以输出第一检测信号及第二检测信号；以及逻辑电路耦接检测电路，用以接收第一检测信号及第二检测信号，逻辑电路判断第一检测信号与第二检测信号是否同相，以产生突波检测信号，其中突波检测信号用以指示时脉输入信号中是否发生时脉突波。

说明书

技术领域

本发明是有关于一种检测突波技术，且特别是有关于一种时脉突波检测电路。

背景技术

骇客在对保密芯片或系统进行攻击时，通过在保密芯片或系统的操作时脉上施加适当的时脉突波(clock glitch)是最常被使用的方法之一。

时脉突波是指宽度小于一预定时间的时脉信号，当时脉突波发生时，会造成系统无法正常运作或者运作错误，因而使得保密芯片或系统产生非正常的处理程序，也因此骇客得以进而取得权限及相关保密数据。

发明内容

本发明提供一种时脉突波检测电路，可检测时脉突波，进而保护芯片或系统免于受时脉突波攻击的威胁。

本发明的时脉突波检测电路包括检测电路以及逻辑电路。检测电路用以接收时脉输入信号及时脉输出信号，所述检测电路判断所述时脉输入信号及所述时脉输出信号是否同相，以输出第一检测信号及第二检测信号。逻辑电路耦接所述检测电路，用以接收所述第一检测信号及所述第二检测信号，所述逻辑电路判断所述第一检测信号与所述第二检测信号是否同相，以产生突波检测信号，其中所述突波检测信号用以指示所述时脉输入信号中是否发生时脉突波。

基于上述，本发明的实施例提供一种时脉突波检测电路，利用时脉输入信号及时脉输出信号(此为将时脉输入信号中的时脉突波滤除后所产生的信号)是否同相来产生用以指示时脉输入信号中未发生时脉突波的突波检测信号，进而利用突波检测信号来通知系统是否有时脉突波的发生。如此一来，可保护芯片或系统免于受时脉突波攻击的威胁。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1绘示本发明一实施例的时脉突波检测电路的方块图。

图2绘示本发明一实施例的时脉突波检测电路的电路图。

图3绘示本发明一实施例的时脉突波检测电路的电路图。

图4绘示本发明一实施例的时脉突波检测电路的电路图。

图5绘示本发明一实施例的时脉滤波电路的电路图。

图6绘示本发明一实施例的时脉突波检测电路的模拟波形图。

附图标号

100、200、300、400：时脉突波检测电路

110、210、310、410：检测电路

120、220、320、420：逻辑电路

130、230、330、430：赋能电路

211、212、311、312、411、412、510：反向器

213、214、231、232、331、332、413、414、431、432：D型正反器

221、321：反与门

222、322、422：与门

313、314、540：SR型正反器

421：或闸

500：时脉滤波电路

520、530：脉波产生器

600：波形

610：虚线方框

CLK_IN：时脉输入信号

CLK_IN_P、CLK_INB_P：脉波信号

CLK_INB：反向时脉输入信号

CLK_OUT：时脉输出信号

CLK_OUTB：反向时脉输出信号

DS：判断信号

DS1、DS2：检测信号

EN：致能信号

ES：赋能信号

FS：正反器输出信号

GDS：突波检测信号

具体实施方式

图1绘示本发明一实施例的时脉突波检测电路的方块图。请参照图1，时脉突波检测电路100包括检测电路110以及逻辑电路120，逻辑电路120耦接检测电路110。

在本发明实施例中，检测电路110接收时脉输入信号CLK_IN及时脉输出信号CLK_OUT，并判断时脉输入信号CLK_IN及时脉输出信号CLK_OUT是否同相，以输出检测信号DS1及检测信号DS2。逻辑电路120接收检测信号DS1与检测信号DS2，并判断检测信号DS1与检测信号DS2是否同相，以产生突波检测信号GDS。特别是，突波检测信号GDS用以指示时脉输入信号CLK_IN中是否发生时脉突波。

具体而言，在检测电路110判断时脉输入信号CLK_IN及时脉输出信号CLK_OUT为反相时，在一实施例中，检测电路110致能检测信号DS1与检测信号DS2中的一者，并禁能检测信号DS1与检测信号DS2中的另一者。接着，逻辑电路120判断检测信号DS1与检测信号DS2为反相，而产生指示时脉输入信号CLK_IN中有时脉突波发生的突波检测信号GDS。

相对地，在检测电路110判断时脉输入信号CLK_IN及时脉输出信号CLK_OUT为同相时，在一实施例中，检测电路110同时“致能”检测信号DS1与检测信号DS2，在另一实施例中，检测电路110同时“禁能”检测信号DS1与检测信号DS2。接着，逻辑电路120判断检测信号DS1与检测信号DS2为同相，而产生指示时脉输入信号CLK_IN中没有时脉突波发生的突波检测信号GDS。值得一提的，关于检测电路110同时“致能”或同时“禁能”检测信号DS1与检测信号DS2的实施例将于图2至图4进一步说明。

在另一实施例中，时脉突波检测电路100更包括赋能电路130，赋能电路130耦接逻辑电路120。赋能电路130接收致能信号EN及时脉输入信号CLK_IN，并判断致能信号EN是否致能及时脉输入信号CLK_IN是否为未知信号(unknown signal)，以输出赋能信号ES。且在本实施例中，逻辑电路120接收检测信号DS1、检测信号DS2及赋能信号ES，以产生突波检测信号GDS。特别是，在一实施例中，致能信号EN例如为电源电压位准，本发明并不加以限制。

详细来说，在致能信号EN为致能状态(逻辑1)且时脉输入信号CLK_IN不为未知信号时，赋能电路130致能赋能信号ES。且在赋能信号ES为致能状态时，逻辑电路120判断检测信号DS1与检测信号DS2是否同相，以产生突波检测信号GDS，此判断方式已于前述段落中描述，在此便不多赘述。相对地，在致能信号EN为禁能状态(逻辑0)或时脉输入信号CLK_IN为未知信号时，赋能电路130禁能赋能信号ES。且在赋能信号ES为禁能状态时，逻辑电路120产生指示时脉输入信号CLK_IN中没有时脉突波发生的突波检测信号GDS。藉此，时脉突波检测电路100可利用赋能电路130来防止在时脉输入信号CLK_IN为未知信号时可能发生时脉突波检测错误的问题。

在此，值得注意的，时脉输出信号CLK_OUT是将时脉输入信号CLK_IN中的时脉突波滤除后所产生的信号。且在一实施例中，时脉突波检测电路100更包括时脉滤波电路(图1中未绘示)，时脉滤波电路耦接检测电路110。时脉滤波电路接收时脉输入信号CLK_IN，并滤除时脉输入信号CLK_IN中的时脉突波，以产生时脉输出信号CLK_OUT。时脉滤波电路将于图5进一步说明。

图2及图3为说明时脉突波检测电路100在时脉输入信号CLK_IN及时脉输出信号CLK_OUT为同相时，检测电路110“致能”检测信号DS1与检测信号DS2的电路架构。

图2绘示本发明一实施例的时脉突波检测电路的电路图。请参照图2，在一实施例中，时脉突波检测电路200包括检测电路210以及逻辑电路220，逻辑电路220耦接检测电路210。

检测电路210包括反向器211、反向器212、D型正反器213及D型正反器214，D型正反器213耦接反向器211，D型正反器214耦接反向器212。反向器211接收时脉输出信号CLK_OUT，以输出反向时脉输出信号CLK_OUTB。反向器212接收时脉输入信号CLK_IN，以输出反向时脉输入信号CLK_INB。D型正反器213的数据输入端(D)接收反向时脉输出信号CLK_OUTB及时脉输入端(CLK)接收时脉输入信号CLK_IN，并于数据输出端(Q)输出检测信号DS1。D型正反器214的数据输入端(D)接收时脉输出信号CLK_OUT及时脉输入端(CLK)接收反向时脉输入信号CLK_INB，并于数据输出端(Q)输出检测信号DS2。

逻辑电路220包括反与门221，反与门221接收检测信号DS1及检测信号DS2，以输出判断信号DS(在本实施例中，判断信号DS即为突波检测信号GDS)。也就是说，在检测信号DS1及检测信号DS2皆为致能(逻辑1)时，突波检测信号GDS指示时脉输入信号CLK_IN中未发生时脉突波，且在检测信号DS1及检测信号DS2中的一者为禁能(逻辑0)时，突波检测信号GDS指示时脉输入信号CLK_IN中发生时脉突波。

在另一实施例中，时脉突波检测电路200更包括赋能电路230，赋能电路230耦接逻辑电路220。

赋能电路230包括D型正反器231及D型正反器232，D型正反器232耦接D型正反器231。D型正反器231的数据输入端(D)接收致能信号EN、时脉输入端(CLK)接收时脉输入信号CLK_IN及清除输入端(CLR)接收反向的致能信号EN，并于数据输出端(Q)输出正反器输出信号FS。D型正反器232的数据输入端(D)接收正反器输出信号FS、时脉输入端(CLK)接收时脉输入信号CLK_IN及清除输入端(CLR)接收反向的致能信号EN，并于数据输出端(Q)输出赋能信号ES。

且逻辑电路220更包括与门222，与门222耦接反与门221。与门222接收判断信号DS及赋能信号ES，以输出突波检测信号GDS。换言之，在判断信号DS及赋能信号ES中的一者为禁能(逻辑0)时，突波检测信号GDS指示时脉输入信号CLK_IN中未发生时脉突波，且在判断信号DS及赋能信号ES皆为致能(逻辑1)时，突波检测信号GDS指示时脉输入信号CLK_IN中发生时脉突波。

图3绘示本发明一实施例的时脉突波检测电路的电路图。请参照图3，在一实施例中，时脉突波检测电路300包括检测电路310以及逻辑电路320，逻辑电路320耦接检测电路310。

检测电路310包括反向器311、反向器312、SR型正反器313及SR型正反器314，SR型正反器313耦接反向器311，SR型正反器314耦接反向器311及反向器312。反向器311接收时脉输出信号CLK_OUT，以输出反向时脉输出信号CLK_OUTB。反向器312接收时脉输入信号CLK_IN，以输出反向时脉输入信号CLK_INB。SR型正反器313的数据输入端(S)接收时脉输出信号CLK_OUT、数据输入端(R)接收输出反向时脉输出信号CLK_OUTB及时脉输入端(CLK)接收时脉输入信号CLK_IN，并于数据输出端(Q)输出检测信号DS1。SR型正反器314的数据输入端(S)接收反向时脉输出信号CLK_OUTB、数据输入端(R)接收时脉输出信号CLK_OUT及时脉输入端(CLK)接收反向时脉输入信号CLK_INB，并于数据输出端(Q)输出检测信号DS2。

逻辑电路320包括反与门321，反与门321接收检测信号DS1及检测信号DS2，以输出判断信号DS(在本实施例中，判断信号DS即为突波检测信号GDS)。也就是说，在检测信号DS1及检测信号DS2皆为致能(逻辑1)时，突波检测信号GDS指示时脉输入信号CLK_IN中未发生时脉突波，且在检测信号DS1及检测信号DS2中的一者为禁能(逻辑0)时，突波检测信号GDS指示时脉输入信号CLK_IN中发生时脉突波。

在一实施例中，SR型正反器313及SR型正反器314的数据输入端(S)所接收的信号与数据输入端(R)所接收的信号为可互换的。

在另一实施例中，时脉突波检测电路300更包括赋能电路330。赋能电路330包括D型正反器331及D型正反器332，且逻辑电路320更包括与门322。在此须特别注意的是，图3的逻辑电路320及赋能电路330相同于图2的逻辑电路220及赋能电路230，在此便不多赘述。

图4为说明时脉突波检测电路在时脉输入信号CLK_IN及时脉输出信号CLK_OUT为同相时，检测电路“禁能”检测信号DS1与检测信号DS2的电路架构。

图4绘示本发明一实施例的时脉突波检测电路的电路图。请参照图4，在一实施例中，时脉突波检测电路400包括检测电路410以及逻辑电路420，逻辑电路420耦接检测电路410。

检测电路410包括反向器411、反向器412、D型正反器413及D型正反器414，D型正反器414耦接反向器411及反向器412。反向器411接收时脉输出信号CLK_OUT，以输出反向时脉输出信号CLK_OUTB。反向器412接收时脉输入信号CLK_IN，以输出反向时脉输入信号CLK_INB。D型正反器413的数据输入端(D)接收时脉输出信号CLK_OUT及时脉输入端(CLK)接收时脉输入信号CLK_IN，并于数据输出端(Q)输出检测信号DS1。D型正反器414的数据输入端(D)接收反向时脉输出信号CLK_OUTB及时脉输入端(CLK)接收反向时脉输入信号CLK_INB，并于数据输出端(Q)输出检测信号DS2。

逻辑电路420包括或闸421，或闸421接收检测信号DS1及检测信号DS2，以输出判断信号DS(在本实施例中，判断信号DS即为突波检测信号GDS)。也就是说，在检测信号DS1及检测信号DS2皆为禁能(逻辑0)时，突波检测信号GDS指示时脉输入信号CLK_IN中未发生时脉突波，且在检测信号DS1及检测信号DS2中的一者为致能(逻辑1)时，突波检测信号GDS指示时脉输入信号CLK_IN中发生时脉突波。

在另一实施例中，时脉突波检测电路400更包括赋能电路430。赋能电路430包括D型正反器4331及D型正反器432，且逻辑电路420更包括与门422。在此须特别注意的是，图4的赋能电路430相同于图2的赋能电路230，并且逻辑电路420中与门422的动作类似于逻辑电路220中与门222的动作，在此便不多赘述。

图5绘示本发明一实施例的时脉滤波电路的电路图。请参照图5，时脉滤波电路500包括反向器510、脉波产生器520、脉波产生器530及SR型正反器540，脉波产生器520耦接反向器510，SR型正反器540耦接脉波产生器520及脉波产生器530。反向器510接收时脉输入信号CLK_IN，以输出反向时脉输入信号CLK_INB。脉波产生器520接收反向时脉输入信号CLK_INB，且输出脉波信号CLK_INB_P。脉波产生器530接收时脉输入信号CLK_IN，且输出脉波信号CLK_IN_P。SR型正反器540的数据输入端(S)接收脉波信号CLK_INB_P及数据输入端(R)接收脉波信号CLK_IN_P，且输出时脉输出信号CLK_OUT。

在一实施例中，SR型正反器540的数据输入端(S)所接收的信号与数据输入端(R)所接收的信号为可互换的。

图6绘示本发明一实施例的时脉突波检测电路的模拟波形图。请参照图6，图6示出时脉输入信号CLK_IN、时脉输出信号CLK_OUT及突波检测信号GDS的波形600。图6为图2实施例的时脉突波检测电路200的模拟波形图。因图5时脉滤波电路500的脉波产生器520及脉波产生器530的电路结构，会使时脉输入信号CLK_IN和时脉输出信号CLK_OUT间有一延迟(delay)时间。在一实施例中，延迟时间的长度可与脉波产生器520及脉波产生器530的电路结构相关，本发明并不加以限制。在时脉输入信号CLK_IN相位改变时，时脉突波检测电路200会依时脉输出信号CLK_OUT的准位判断时脉输入信号CLK_IN是否发生时脉突波。值得注意的是，时脉突波检测电路200会依据延迟时间设定判断的依据。在图6实施例中，因延迟时间未满半个周期，故当时脉输入信号CLK_IN准位由高变低，则时脉突波检测电路200会判断时脉输出信号CLK_OUT是否为高准位，若时脉输出信号CLK_OUT为高准位，则表示没有发生时脉突波，若时脉输出信号CLK_OUT为低准位，则表示有发生时脉突波。当时脉输入信号CLK_IN准位由低变高，则时脉突波检测电路200会判断时脉输出信号CLK_OUT是否为低准位，若时脉输出信号CLK_OUT为低准位，则表示没有发生时脉突波，若时脉输出信号CLK_OUT为高准位，则表示有发生时脉突波。应注意，时脉突波检测电路200以延迟时间未满半个周期来设定判断的依据，然而本发明并不加以限制。

在波形600中虚线方框610处，时脉输入信号CLK_IN准位由高变低，而时脉输出信号CLK_OUT为低准位，故时脉输入信号CLK_IN发生时脉突波，因而藉由时脉滤波电路500将时脉输入信号CLK_IN中的时脉突波滤除，以产生时脉输出信号CLK_OUT，并且藉由检测电路210及逻辑电路220接收时脉输入信号CLK_IN及时脉输出信号CLK_OUT，以产生检测到时脉输入信号CLK_IN中有时脉突波发生的突波检测信号GDS。据此，时脉突波检测电路能在抑制时脉突波的同时，也能够具有检测时脉突波的功能(输出突波检测信号GDS以通知系统时脉输入信号CLK_IN中有无时脉突波的发生)。

综上所述，本发明所提供的时脉突波检测电路，首先，检测电路接收时脉输入信号及时脉输出信号(此为将时脉输入信号中的时脉突波滤除后所产生的信号)，并且在检测电路判断时脉输入信号及时脉输出信号为同相时，输出一组同相的检测信号，接着，逻辑电路接收该组同相的检测信号，并产生用以指示时脉输入信号中未发生时脉突波的突波检测信号；在检测电路判断时脉输入信号及时脉输出信号为反相时，输出一组反相的检测信号，接着，逻辑电路接收该组反相的检测信号，并产生用以指示时脉输入信号中发生时脉突波的突波检测信号，藉此可利用突波检测信号来通知系统是否有时脉突波的发生。如此一来，可保护芯片或系统免于受时脉突波攻击的威胁。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域相关技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求书所界定者为准。