集成电路系统构造

摘要

本发明揭示一种集成电路系统构造，其包括第一区域及所述第一区域旁边的第二区域。横向交替的第一导线及第二导线从所述第一区域延伸到所述第二区域中。所述第二导线在所述第一区域的一侧上比所述第一导线更深地横向延伸到所述第二区域中且包括所述第二导线的直接横向相邻对。绝缘材料在所述第二区域中横向位于所述对中的个别者中的所述直接横向相邻的第二导线之间。绝缘体材料的竖向延伸壁位于所述第二区域中的所述绝缘材料内。所述壁横向延伸于所述相应个别对内的所述直接横向相邻的第二导线之间且完全横跨横向位于所述相应个别对内的所述直接横向相邻的第二导线之间的所述第一导线而延伸。所述绝缘体材料具有不同于所述绝缘材料的组成的组成。第三导线在所述第二区域中位于所述第二导线上方。所述第三导线通过所述第二区域中的竖向延伸导电通孔来与所述第二导线中的个别者个别直接电耦合。

说明书

技术领域

本文中所揭示的实施例涉及集成电路系统的构造。

背景技术

存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)来对存储器单元写入或从存储器单元读取。数字线可沿阵列的列导电地互连存储器单元，且存取线可沿阵列的行导电地互连存储器单元。可通过数字线及存取线的组合来唯一地寻址每一存储器单元。

存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺少电力的情况下长时间存储数据。非易失性存储器通常被指定为具有至少约10年的保存时间的存储器。易失性存储器是消散型且因此被刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保存时间。无论如何，存储器单元经配置以将记忆保存或存储为至少两个不同可选状态。在二进制系统中，将状态视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储信息的两个以上电平或状态。

电容器是可用于存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。能量可作为电场静电存储于此材料内。取决于绝缘体材料的组成，所述存储场将为易失性或非易失性的。举例来说，仅包含SiO

场效应晶体管是可用于存储器单元中的另一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，其之间具有半导电沟道区。导电栅极相邻于沟道区且通过薄栅极绝缘体来与沟道区分离。施加合适电压到栅极允许电流从源极/漏极区中的一者流动通过沟道区而到另一者。当从栅极移除电压时，很大程度上防止电流流动通过沟道区。场效应晶体管还可包含额外结构(例如可逆可编程电荷存储区)作为栅极绝缘体与导电栅极之间的栅极构造的部分。无论如何，栅极绝缘体可编程，例如为铁电的。

制造存储器及其它电路系统不断追求的目标是制造越来越小及越来越紧密的组件。一些存储器电路系统具有存储器阵列旁边的外围电路系统，其具有从存储器阵列中的存储器单元读取及写入到存储器阵列中的存储器单元的电路系统。数字线及字线从存储器阵列区域延伸到外围电路系统区域中。举例来说，数字线通过竖向延伸导电通孔来与外围电路系统区域中的较高(即，位置上)导线连接。一些设计包括从存储器阵列区域的一侧延伸到外围区域中的横向交替第一数字线及第二数字线，且第一数字线或第二数字线中的一者在所述一侧上比第一数字线或第二数字线中的另一者更深地横向延伸到外围区域中。在存储器阵列区域的对置侧上，所述关系反转。

尽管本发明的目的是克服会在制造上述电路系统时出现的一些问题，但本发明决不限于此，且还决不限于制造存储器电路系统。

附图说明

图1是根据现有技术及根据本发明的实施例的DRAM存储器阵列及外围电路系统的示意图。

图1是图1的一部分的放大图。

图2是根据本发明的实施例的DRAM构造的一部分的示意横截面图且是通过图3到6及11中的线2-2取得。

图3是通过图2、8、9及10中的线3-3取得的视图且是混合示意图。

图4是通过图2、3及7到10中的线4-4取得的视图。

图5是通过图2、3及7到10中的线5-5取得的视图。

图6是通过图2、3及7到10中的线6-6取得的视图。

图7是通过图3到6中的线7-7取得的视图。

图8是通过图3到6中的线8-8取得的视图。

图9是通过图3到6中的线9-9取得的视图。

图10是通过图3到6中的线10-10取得的视图。

图11是通过图8中的线11-11取得的视图且是混合示意图。

图12是形成图4中所展示的构造的实例方法中的图4的构造之前的构造的视图。

图13是形成图5中所展示的构造的实例方法中的图5的构造之前的构造的视图。

图14是形成图6中所展示的构造的实例方法中的图6的构造之前的构造的视图。

图15是由图12展示的构造之后的处理步骤中的图12构造的视图。

图16是由图13展示的构造之后的处理步骤中的图13构造的视图。

图17是由图14展示的构造之后的处理步骤中的图14构造的视图。

图18是由图15展示的构造之后的处理步骤中的图15构造的视图。

图19是由图16展示的构造之后的处理步骤中的图16构造的视图。

图20是由图17展示的构造之后的处理步骤中的图17构造的视图。

图21是由图18展示的构造之后的处理步骤中的图18构造的视图。

图22是由图19展示的构造之后的处理步骤中的图19构造的视图。

图23是由图20展示的构造之后的处理步骤中的图20构造的视图。

图24是由图21展示的构造之后的处理步骤中的图21构造的视图。

图25是由图24展示的构造之后的处理步骤中的图24构造的视图。

图26是由图22展示的构造之后的处理步骤中的图22构造的视图。

图27是由图25展示的构造之后的处理步骤中的图25构造的视图。

图28是由图26展示的构造之后的处理步骤中的图26构造的视图。

图29是由图27展示的构造之后的处理步骤中的图27构造的视图。

图30是由图28展示的构造之后的处理步骤中的图28构造的视图。

具体实施方式

本发明的实施例涵盖集成电路系统构造，例如包含(例如)DRAM电路系统构造的存储器集成迂回构造。图1及1A中展示DRAM电路系统且根据本发明的实施例的实例现有技术示意图。图1A展示个别包括晶体管T及电容器C的实例存储器单元MC。电容器C的电极直接电耦合到合适电势(例如接地)，且另一电容器电极与晶体管T的源极/漏极区中的一者接触或包括晶体管T的源极/漏极区中的一者。晶体管T的另一源极/漏极区直接与数字线30或31(还个别标示为DL)电耦合。晶体管T的栅极直接与字线WL电耦合(例如，包括字线WL的部分)。图1展示从存储器阵列区域10的对置侧100及200中的一者延伸到存储器阵列区域10旁边的外围区域13中的数字线30及31。数字线30及31在外围电路系统区域13内与阵列区域10的对置侧100及200上的感测放大器SA个别直接电耦合。

接着，参考图2到11来描述包括DRAM的实例实施例，图2到11展示包括存储器阵列区域10及存储器阵列区域10旁边(即，与存储器阵列横向紧邻或横向间隔)的外围区域13的衬底构造8的实例片段，且存储器阵列区域10及外围区域13中的每一者已相对于基底衬底11制造。存储器阵列区域10包括存储器单元MC且外围区域13包括外围电路系统(例如感测放大器SA[未展示]、延伸到外围区域13及从外围区域13延伸的导线[未展示，但用于数字线30、31]及其它电路组件[未展示])。此电路系统能够从存储器阵列区域10中的存储器单元MC读取及写入到存储器阵列区域10中的存储器单元MC。基底衬底11可包括导电/导体材料(即，本文中的导电材料)、半导电/半导体材料及绝缘/绝缘体材料(即，本文中的电绝缘材料)中的任何一或多者。各种材料位于基底衬底11上方。材料可位于图2到11所描绘的材料旁边、竖向内或竖向外。举例来说，可在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造组件。还可提供用于操作存储器阵列内的组件的一些控制及/或其它外围电路系统，且其可或可不完全或部分位于存储器阵列或子阵列内。此外，还可独立、协力或以相对于彼此的其它方式提供及操作多个子阵列。如在此文献中使用，“子阵列”还可被视为阵列。根据包括存储器阵列区域内的存储器单元的实施例，用于从存储器阵列区域中的存储器单元读取及写入到存储器阵列区域中的存储器单元的至少一些外围电路系统位于存储器阵列区域旁边的外围区域内。

基底衬底11包括半导电材料12(例如适当及不同掺杂的单晶硅及/或多晶硅、Ge、SiGe、GaAs及/或其它既有或未来开发的半导电材料)、沟槽隔离区14(例如氮化硅及/或二氧化硅)及作用面积区16(其包括适当及不同掺杂的半导电材料12)。在一个实施例中，构造8包括DRAM存储器单元MC(图9到11，且为使此类图清楚，图9及10中仅展示4个轮廓MC)，举例来说，DRAM存储器单元个别包括场效应晶体管装置25(例如，在图1A中标示为晶体管T，且在图2及8中标示为晶体管25)及电荷存储装置(例如图1A中标示为C及图3、4及11中标示为电容器85的电容器)。然而，本发明的实施例涵盖其它存储器单元及集成电路系统的其它构造，其与是否含有存储器单元无关。在包括具有晶体管及电容器的存储器单元的一个实施例中，个别存储器单元有且仅有一个晶体管及有且仅有一个电容器(即，1T-1C)。

场效应晶体管25呈凹入式存取装置的形式(一种类型的场效应晶体管构造)，且实例构造8展示分组于此类装置的个别对中的此类凹入式存取装置。个别凹入式存取装置25包含(例如)半导电材料12中的沟槽19内的内埋式存取线构造18。构造18包括用作个别装置25的导电栅极的导电栅极材料22(例如导电掺杂半导体材料及/或金属材料)。栅极绝缘体20(例如二氧化硅及/或氮化硅)沿个别沟槽19的侧壁21及基底23介于导电栅极材料22与半导电材料12之间。绝缘体材料37(例如二氧化硅及/或氮化硅)位于材料20及22上方的沟槽19内。个别装置25包括个别沟槽19的对置侧上的半导电材料12的上部分中的一对源极/漏极区24、26(例如，区24、26位于存取线构造18的横向外且高于存取线构造18)。源极/漏极区24、26中的每一者包括其内具有提高导电率掺杂剂的其至少一部分，其具有相应源极/漏极区24、26内的此提高导电率掺杂剂的最大浓度以(例如)使此部分导电(例如，具有至少10

凹入式存取装置对25中的个别者中的源极/漏极区对的源极/漏极区(例如区26)横向位于导电栅极材料22之间且由装置对25共享。源极/漏极区对的另外源极/漏极区(例如区24)不由装置对25共享。因此，在实例实施例中，每一作用面积区16包括两个装置25(例如一对装置25)，且每一装置共享中间源极/漏极区26。数字线30及31个别直接电耦合到多个个别装置对25的共享源极/漏极区26。例如且如所展示，竖向延伸导电通孔34(例如金属材料及/或导电掺杂半导电材料)沿数字线30、31纵向间隔，且将数字线30、31个别直接电耦合到个别装置对25的个别共享源极/漏极区26。一对电容器85个别直接电耦合到个别装置对25中的其它源极/漏极区24中的一者。竖向延伸导电通孔36(相同或不同于通孔34的组成的组成)展示为使非共享源极/漏极区24与个别电容器85互连。实例绝缘体/绝缘材料38、40、43、58及/或59(例如氮化硅及/或二氧化硅)包围通孔34、36。

沟道区27(图11及3)在源极/漏极区对24、26下方的半导电材料12中沿沟槽侧壁21(图11)且围绕沟槽基底23。沟道区27可适当掺杂有提高导电率掺杂剂，其可具有与源极/漏极区24、26中的掺杂剂相反的导电类型且(例如)在沟道中具有不大于1×10

实例数字线30及31个别包括直接电耦合到导电通孔34且延伸于直接纵向相邻的导电通孔34之间的导电材料42(相同或不同于导电通孔34及/或36的组成的组成)。上绝缘体材料50(例如氮化硅及/或二氧化硅)位于导电材料42上方且绝缘体材料38位于导电材料42旁边。掺杂或未掺杂半导体材料46位于直接纵向相邻的导电通孔34之间。下绝缘材料48(例如二氧化硅、氮化硅、二氧化铝、氧化铪等等中的一或多者；例如50埃到200埃的厚度)在半导体材料46下方位于直接纵向相邻的导电通孔34之间。作为替代实例，材料46可包括绝缘材料或金属材料或被消除，且导电材料42向内延伸到下绝缘材料48(未展示)。

数字线30及31可被视为从存储器阵列区域10延伸到外围区域13中的横向交替的第一数字线30及第二数字线31，其中第二数字线31在存储器阵列区域10的一侧(即，至少一侧)上比第一数字线30更深地横向延伸到外围区域13中。本文中相对于数字线或其它导线使用“第一”及“第二”仅为了便于区分横向交替的此类线，其中的一者比第一或第二所述数字线或导线中的另一者且相对于存储器阵列区域或第一区域的一侧更深地横向延伸到外围或第二区域中。第一数字线30可被视为在外围区域13中具有相应纵向端51且第二数字线31可被视为在外围区域13中具有相应纵向端53。尽管实例实施例展示第一数字线30与每一第二数字线31横向交替，但可使用替代横向交替实施例(例如，两个或两个以上第一数字线位于紧邻第二数字线之间，或两个或两个以上第二数字线位于紧邻第一数字线之间，且两者均未展示)。无论如何，直接横向相邻的第二数字线31可被视为包括此类数字线的对(例如图2、9及10中所展示的对A及对B)。

绝缘材料43在外围区域13中横向位于对A及对B中的个别者中的直接横向相邻的第二数字线31之间。在一个实施例中，绝缘材料43横向位于(a)与(b)之间，其中(a)是横向位于相应个别对A及B内的直接横向相邻的第二数字线31之间的第一数字线30，且(b)是相应个别对A及B内的直接横向相邻的第二数字线31中的每一者。在一个实施例中，绝缘材料43分别直接紧靠第一数字线30及第二数字线31(例如，沿其侧壁)。

绝缘体材料40的竖向延伸壁52位于外围区域13中的绝缘材料43内。壁52横向延伸于个别对A及B内的直接横向相邻的第二数字线31之间，且完全横跨横向位于相应个别对A及B内的直接横向相邻的第二数字线31之间的第一数字线30而延伸。绝缘体材料40及/或绝缘材料43可均质或非均质。绝缘体材料40具有不同于绝缘材料43的组成的组成。在一个实施例中，绝缘材料43及绝缘体材料40中的一者是二氧化硅且另一者是氮化硅。在一个实施例中，绝缘材料43是二氧化硅且绝缘体材料40是氮化硅。在一个实施例中，壁52遍及全部与(c)及(d)间隔，其中(c)是横向位于相应个别对A及B内的直接横向相邻的第二数字线31之间的第一数字线30的纵向端51，及(d)是相应个别对A及B内的直接横向相邻的第二数字线31中的每一者的纵向端53。

在一个实施例中，壁52高于第一数字线30及第二数字线31，且无论如何，在一个实施例中，壁52在构造8中比第一数字线30及第二数字线31更深地垂直延伸(如果材料46不导电)。在一个实施例中，壁52没有任何部分直接紧靠横向位于相应个别对A及B内的直接横向相邻的第二导线31之间的第一数字线30，且在一个此实施例中，壁52遍及全部与横向位于相应个别对A及B内的直接横向相邻的第二导线31之间的第一数字线30的纵向端51间隔。在一个实施例中，绝缘材料43位于壁52与纵向端51之间，且在此实施例中直接紧靠各者。在一个实施例中，壁52遍及全部与相应个别对A及B内的直接横向相邻的第二数字线31中的每一者的纵向端53间隔，且在此实施例中，绝缘材料43位于壁52与纵向端53之间。

集成电路系统构造可包括绝缘体材料40的一或多个竖向延伸壁(例如，其彼此横向或以其它方式间隔)。举例来说，集成电路系统构造8展示为在外围区域13中包括与第一所述竖向延伸壁52(例如横向)间隔的绝缘体材料40的另一竖向延伸壁64。壁64横向延伸于相应个别对A及B内的直接横向相邻的第二数字线31之间，且完全横跨横向位于此类第二数字线31之间的第一数字线30而延伸。壁64可被视为包括纵向侧62(图2)。在一个实施例中，壁64比第一数字线30及第二数字线31更深地垂直延伸(如果材料46不导电)。在一个实施例中，绝缘材料43沿壁64的两侧62纵向延伸，且在此实施例中直接紧靠壁64的两侧62上的壁64的绝缘体材料40。此类属性同样可应用于壁52。举例来说，当绝缘体材料40的仅一个壁位于绝缘材料43内时，其可如壁52及64的任一者般或以其它方式定位。

导线55在外围区域13中(即，至少位于第二数字线31上方)位于第二数字线31上方。导线55通过外围区域13中的竖向延伸导电通孔56来与个别第二数字线31个别直接电耦合。在一个实施例中，壁52及/或64直接紧靠竖向延伸导电通孔56或线55的至少一者，且在此实施例中直接紧靠一个(即，至少一个)竖向延伸导线55的侧壁57。在一个实施例中，壁52及/或64直接紧靠两个直接横向相邻的竖向延伸导线55的对向侧壁57。在一个实施例中，壁52及/或64不跨外围区域13中的导电通孔56中的任何者延伸，或替代地，跨外围区域13中的导电通孔56中的任何者延伸(未展示)。存储器阵列区域10可包括虚设部分77(例如图9及10，其可不含任何可操作存储器单元MC)。可使用本文中相对于其它实施例所展示及/或描述的任何其它属性或方面。

本发明的实施例还包括集成电路系统构造(例如8)，其与是否相关联于存储器无关。此构造包括第一区域(例如10且无论是否为存储器阵列区域及无论是否包括存储器单元)及第一区域旁边的第二区域(例如13且无论是否直接横向相邻第一区域或与第一区域横向间隔，且无论是否包括用于控制或以其它方式确定第一区域内的电路系统的操作方面的电路系统)。横向交替的第一导线及第二导线(例如分别为30及31，且无论此类是否为数字线)从第一区域延伸到第二区域中，且第二导线在第一区域的(至少一)侧上比第一导线更深地横向延伸到第二区域中。第二导线包括第二导线的直接横向相邻对(例如A及B)。绝缘材料(例如43)在第二区域中横向位于个别对中的直接横向相邻的第二导线之间。

绝缘体材料(例如40)的竖向延伸壁(例如52或64)位于第二区域中的绝缘材料内。壁横向延伸于相应个别对内的直接横向相邻的第二导线之间且完全横跨横向位于相应个别对内的直接横向相邻的第二导线之间的第一导线而延伸。绝缘体材料具有不同于绝缘材料的组成的组成。

第二区域中的第三导线(例如55)位于第二导线上方。第三导线通过第二区域中的竖向延伸导电通孔(例如56)来与第二导线中的个别者个别直接电耦合。可使用本文中相对于其它实施例所展示及/或描述的任何其它属性或方面。

可使用任何既有及/或未来开发的技术来制造上述实施例的结构。接着将主要参考图12到30来相对于前导衬底描述此制造的实例方法。上文所描述及/或图1到11中所展示的相同数字已用于前导构造及材料。

图12、13及14分别展示图4、5及6中所展示的衬底之前的处理步骤中的构造8。晶体管25(未标示数字)先前已形成为具有通孔34及位线30、31。已对外围区域13中的外围晶体管(未展示)进行栅极图案化，同时掩模存储器单元阵列区域10。此类栅极图案中的空间已填充电介质材料41(例如旋涂SiO

参考图15到17，实例SiO

参考图18到20，使用掩模材料63(例如光致抗蚀剂)来掩模外围区域13及存储器单元阵列区域10的虚设部分77。使用此掩模材料作为掩模，同时湿式或干式蚀刻以相对于其它暴露材料选择性移除材料61。

参考图21到23，已移除掩模材料63(未展示)，接着形成穿过作用面积源极/漏极区24上方的材料的存储器单元接触孔。可进行湿式处理(例如，使用稀释HF)以移除作用区的暴露部分上方的原生氧化物且移除作用区的任何损坏部分。此湿式处理可引起还至少轻微蚀刻最上SiO

参考图24，暴露单元接触孔已至少部分由用于通孔36的导电材料(例如导电掺杂多晶硅)填充，接着对其进行回蚀，如所展示。

参考图25及26，已形成穿过所描绘的材料而至少到位线31的导电材料42的位线接触开口83。此处理可相对于位线30的位接触开口来对应地同时发生于阵列的对置侧(未展示)上。

参考图27及28，已填充开口83且抛光开口83以形成通孔56。图29及30展示在其上方形成导线55的后续处理。

在本发明中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“底下”、“下面”、“向上”及“向下”一般参考垂直方向。“水平”是指沿主衬底表面的大体方向(即，在10°内)且可相对于在制造期间处理的衬底，且“垂直”是大体上正交于“水平”的方向。“完全水平”的指涉义是沿主衬底表面的方向(即，与主衬底表面成0°)且可相对于在制造期间处理的衬底。此外，本文中所使用的“垂直”及“水平”一般为相对于彼此的垂直方向且与衬底在三维空间中的定向无关。另外，“竖向延伸”是指与完全水平成至少45°角的方向。此外，相对于场效应晶体管的“竖向延伸”及水平延伸是参考晶体管沟道长度的定向，电流在操作中沿所述定向流动于源极/漏极区之间。对于双极接面晶体管，“竖向延伸”及水平延伸是参考基极长度的定向，电流在操作中沿所述定向流动于射极与集极之间。在一些实施例中，竖向延伸的任何组件、特征及/或区垂直延伸或在垂直的10°内延伸。

此外，“直接在…上方”及“直接在…下方”要求两个所述区/材料/组件相对于彼此至少部分横向重叠(即，水平)。此外，使用前面未加“直接”的“在…上方”仅要求另一区/材料/组件上方的所述区/材料/组件的一些部分位于另一区/材料/组件的竖向外(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“直接”的“在…下方”仅要求另一区/材料/组件下方的所述区/材料/组件的一些部分位于另一区/材料/组件的竖向内(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。

本文中所描述的材料、区及结构中的任何者可均质或非均质，且无论如何，可在此上覆的任何材料上方连续或不连续。当提供任何材料的一或多种实例组成时，所述材料可包括此一或多种组成，基本上由此一或多种组成组成，或由此一或多种组成组成。此外，除非另有规定，否则可使用任何合适或尚待开发的技术来形成每一材料，例如原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。

另外，“厚度”本身(前面无方向形容词)被定义为从不同组成的紧邻材料或紧邻区域的最靠近表面垂直通过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且归因于厚度可变，此材料或区将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组成”仅需要可彼此直接紧靠的两个所述材料或区的部分在化学及/或物理上不同，举例来说，此类材料或区是非均质的。如果两个所述材料或区彼此不直接紧靠，那么“不同组成”仅需要彼此最靠近的两个所述材料或区的部分在化学及/或物理上不同，如此类材料或区是非均质的。在本发明中，当材料、区或结构及另一材料、区或结构相对于彼此至少部分物理触碰接触时，所述材料、区或结构彼此“直接紧靠”。相比来说，前面未加“直接”的“上方”、“上”、“相邻”、“沿”及“紧靠”涵盖“直接紧靠”及其中介入材料、区或结构导致所述材料、区或结构相对于彼此不物理触碰接触的构造。

在本文中，如果在正常操作中电流能够从区-材料-组件连续流动到另一区-材料-组件且主要通过在产生足够亚原子正及/或负电荷时移动此类亚原子正及/或负电荷来完成，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可位于区-材料-组件之间且电耦合到区-材料-组件。相比来说，当区-材料-组件被认为“直接电耦合”时，直接电耦合的区-材料-组件之间无介入电子组件(例如无二极管、晶体管、电阻器、传感器、开关、熔断器等等)。

另外，“金属材料”是元素金属、两种或两种以上元素金属的混合物或合金及任何导电金属化合物的任一者或组合。

在一些实施例中，一种集成电路系统构造包括第一区域及所述第一区域旁边的第二区域。横向交替的第一导线及第二导线从所述第一区域延伸到所述第二区域中。所述第二导线在所述第一区域的一侧上比所述第一导线更深地横向延伸到所述第二区域中且包括所述第二导线的直接横向相邻对。绝缘材料在所述第二区域中横向位于所述对中的个别者中的所述直接横向相邻的第二导线之间。绝缘体材料的竖向延伸壁位于所述第二区域中的所述绝缘材料内。所述壁横向延伸于所述相应个别对内的所述直接横向相邻的第二导线之间且完全横跨横向位于所述相应个别对内的所述直接横向相邻的第二导线之间的所述第一导线而延伸。所述绝缘体材料具有不同于所述绝缘材料的组成的组成。第三导线在所述第二区域中位于所述第二导线上方。所述第三导线通过所述第二区域中的竖向延伸导电通孔来与所述第二导线中的个别者个别直接电耦合。

在一些实施例中，一种集成电路系统构造包括存储器阵列区域，其包括存储器单元。外围区域包括用于从所述存储器阵列区域中的所述存储器单元读取及写入到所述存储器阵列区域中的所述存储器单元的外围电路系统。所述外围区域位于所述存储器阵列区域旁边。横向交替的第一数字线及第二数字线从所述存储器阵列区域延伸到所述外围区域中。所述第二数字线在所述存储器阵列区域的一侧上比所述第一数字线更深地横向延伸到所述外围区域中且包括所述第二数字线的直接横向相邻对。绝缘材料在所述外围区域中横向位于所述对中的个别者中的所述直接横向相邻的第二数字线之间。绝缘体材料的竖向延伸壁位于所述外围区域中的所述绝缘材料内。所述壁横向延伸于所述相应个别对内的所述直接横向相邻的第二数字线之间且完全横跨横向位于所述相应个别对内的所述直接横向相邻的第二数字线之间的所述第一数字线而延伸。所述绝缘体材料具有不同于所述绝缘材料的组成的组成。导线在所述外围区域中位于所述第二数字线上方。所述导线通过所述外围区域中的竖向延伸导电通孔来与所述第二数字线中的个别者个别直接电耦合。

在一些实施例中，一种集成电路系统构造包括存储器阵列区域，其包括存储器单元。外围区域包括用于从所述存储器阵列区域中的所述存储器单元读取及写入到所述存储器阵列区域中的所述存储器单元的外围电路系统。所述外围区域位于所述存储器阵列区域旁边。横向交替的第一数字线及第二数字线从所述存储器阵列区域延伸到所述外围区域中。所述第二数字线在所述第一区域的一侧上比所述第一数字线更深地横向延伸到所述外围区域中且包括所述第二数字线的直接横向相邻对。绝缘材料在所述外围区域中横向位于所述对中的个别者中的所述直接横向相邻的第二数字线之间。所述绝缘材料横向位于(a)与(b)之间，其中(a)是横向位于所述相应个别对内的所述直接横向相邻的第二数字线之间的所述第一数字线，及(b)是所述相应个别对内的所述直接横向相邻的第二数字线中的每一者。绝缘体材料的竖向延伸壁位于所述外围区域中的所述绝缘材料内。所述壁横向延伸于所述相应个别对内的所述直接横向相邻的第二数字线之间且完全横跨横向位于所述相应个别对内的所述直接横向相邻的第二数字线之间的所述第一数字线而延伸。所述壁遍及全部与(c)及(d)间隔，其中(c)是横向位于所述相应个别对内的所述直接横向相邻的第二数字线之间的所述第一数字线的纵向端，及(d)是所述相应个别对内的所述直接横向相邻的第二数字线中的每一者的纵向端。所述绝缘体材料具有不同于所述绝缘材料的组成的组成。导线在所述外围区域中位于所述第二数字线上方。所述导线通过所述外围区域中的竖向延伸导电通孔来与所述第二数字线中的个别者个别直接电耦合。所述壁直接紧靠所述竖向延伸导电通孔的两个直接横向相邻者及/或所述导线的两个直接横向相邻者的对向侧壁。

在一些实施例中，一种设备包括存储器阵列区域，其包括数字线、字线及存储器单元。所述数字线在第一方向上延伸且所述字线在与所述第一方向交叉的第二方向上延伸。外围区域位于所述存储器阵列区域旁边。所述外围区域包括第一表面部分及所述存储器阵列区域与所述第一表面部分之间的第二表面部分。绝缘材料位于所述外围区域的所述第二表面部分上方。绝缘体材料的至少一个壁位于所述绝缘材料中。绝缘体材料的所述至少一个壁在所述第二方向上延伸。所述数字线经端接以提供纵向端，使得所述绝缘材料的一部分介入于所述数字线的所述纵向端与绝缘体材料的所述至少一个壁之间。