一种自对准四重图形技术

摘要

本发明提供了一种自对准四重图形技术(Self‑Aligned Quadruple Pattern，简称SAQP)，本发明中的自对准四重图形技术(SAQP)，通过二次沉积侧墙材料工艺，在不改变目前光刻技术的前提下(即光刻窗口大小不变)，可以获得1/4最小尺寸(1/4Pitch)，比原来的自对准双重图形技术(SADP)的1/2最小尺寸(1/2Pitch)有了大幅提升，从而可以极大提高半导体集成电路的密度。

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种芯片后端金属制程工艺，特别是一种自对准四重图形技术(Self-Aligned Quadruple Pattern，简称SAQP)，例如用于金属互连结构的制备工艺制程中。

背景技术

半导体器件，例如3D NAND(3D与非)闪存，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。

后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中，金属互连结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的电化学镀(Electrochemical Plating，简称ECP)工艺。例如，现有技术中通常的做法是在层间介质层上形成图形化的沟道，然后电化学镀沉积金属铜，将金属铜作为金属层镶嵌(Damascene Process)于层间介质层内以构成半导体器件金属互连结构基体，随后在基体表面再沉积一层电迁移阻挡层或者扩散阻挡层，覆盖所述半导体器件金属互连结构基体，从而形成一层完整的金属互连结构层。

然而，随着半导体技术的发展，要求特征尺寸(Critical Dimension，简称 CD)越来越小，而双重图形技术(Double Pattern，DP)是目前实现更小尺寸的图形的关键技术。双重图形技术一般包括自对准双重图形技术(Self-Aligned Double Pattern，SADP)、二次刻蚀双重图形技术(Dual-Etch Double Pattern， DEDP)和单刻蚀双重图形技术(Single-Etch Double Pattern，SADP)三种。其中，自对准双重图形技术(SADP)由于可以实现优异线宽和节距控制效果而被广泛应用于3D NAND闪存等半导体器件的制造中。

现有自对准双重图形技术(SADP)通常包括下述步骤：

S1：请参见图1a，在待刻蚀层1的表面依次沉积形成第一硬掩模层2、核心材料层3、第二硬掩模层4和光刻层，并随后进行光刻以形成图形化的光刻层5；

S2：请参见图1b，利用图形化的光刻层5为掩模对第二硬掩模层4进行刻蚀，形成图形化的第二硬掩模层(未图示)；随后利用图形化的第二硬掩模层作为掩模对核心材料层3进行刻蚀，形成图形化的核心材料层3’；随后去除图形化的第二硬掩模层，并沉积形成覆盖图形化的核心材料层3’和第一硬掩模层2 的侧墙材料层6；

S3：参见图1c，刻蚀以去除水平方向的侧墙材料层6以形成侧墙层6’；

S4：参见图1d，去除图形化的核心材料层3’；

S5：参见图1e，以侧墙层6’为掩模刻蚀第一硬掩模层2以形成图形化的第一硬掩模层2’；

S6：参见图1f，以图形化的第一硬掩模层2’作为掩模刻蚀待刻蚀层1以形成沟道7。

然而上述自对准双重图形技术(SADP)存在一些问题，首先，其仅能实现 1/2最小尺寸(1/2Pitch)的的光刻图形，如果想要进一步缩小最小尺寸来满足更高密度的半导体集成电路的要求，则需要依赖开发更先进的光刻技术；其次，目前自对准双重图形技术(SADP)的光刻窗口(Litho Windows)较小，难以提高精度以保证关键尺寸(CD)的一致性。

因此，在目前光刻技术的前提下，开发新的图形化技术，以进一步实现更小的最小尺寸，提高图形化精度，从而最终提高3D NAND闪存等半导体器件产品的运行速度，以及使用可靠性，这一直为本领域技术人员所致力研究的方向。

发明内容

本发明的目的在于提供金属互连结构的制备工艺，能够有效提高3D NAND 闪存等半导体器件的运行速度，以及使用可靠性。

为了实现上述目的，本发明提出了一种自对准图形工艺方法，其特征在于包括以下步骤：

在待刻蚀层的表面依次沉积形成第一硬掩模层、核心材料层、第二硬掩模层和光刻层，并随后进行光刻以形成图形化的光刻层；

利用图形化的光刻层为掩模对第二硬掩模层进行刻蚀，形成图形化的第二硬掩模层；随后利用图形化的第二硬掩模层作为掩模对核心材料层进行刻蚀，形成图形化的核心材料层；随后去除图形化的第二硬掩模层，并沉积形成覆盖图形化的核心材料层和第一硬掩模层的第一侧墙材料层；

刻蚀以去除水平方向的第一侧墙材料层以形成第一侧墙层；

去除图形化的核心材料层；

沉积形成覆盖第一侧墙层和第一硬掩模层的第二侧墙材料层；

刻蚀以去除水平方向的第二侧墙材料层以形成第二侧墙层；

去除第一侧墙层；

以第二侧墙层为掩模刻蚀第一硬掩模层以形成图形化的第一硬掩模层；

以图形化的第一硬掩模层为掩模刻蚀待刻蚀层以形成沟道。

进一步的，所述第一硬掩模层为多晶硅(Poly)。

进一步的，所述核心材料层为旋涂的含碳材料(Spin-on Carbon，简称SoC)。

进一步的，所述第二硬掩模层为氮氧化硅(SiON)。

进一步的，所述第一侧墙材料层为氮化硅(SiN)。

进一步的，所述第二侧墙材料层为氧化物。

进一步的，沉积所述第二侧墙材料层采用原子层沉积工艺(ALD)。

进一步的，所述去除第一侧墙层采用磷酸溶液的湿法刻蚀工艺(Wet Etch)。

进一步的，所述第一侧墙层和第二侧墙层的厚度为最小尺寸(Pitch)的1/4。

进一步的，所述去除水平方向的第一侧墙材料层以及去除水平方向的第二侧墙材料层，采用无阻挡式干法刻蚀(Blanket Dry Etch)。

本发明中的自对准图形工艺方法，例如可以用于金属互连结构的制备，其中所述待刻蚀层为氧化物层间介质层，而所述沟道(Trench)为填充金属互连层用的沟道。

与现有技术相比，本发明的有益效果主要体现在：

第一，本发明中的自对准四重图形技术(Self-Aligned Quadruple Pattern，简称SAQP)，通过二次沉积侧墙材料工艺，在不改变目前光刻技术的前提下(即光刻窗口大小不变)，可以获得1/4最小尺寸(1/4Pitch)，比原来的自对准双重图形技术(SADP)的1/2最小尺寸(1/2Pitch)有了大幅提升，从而可以极大提高半导体集成电路的密度。

第二，采用氮化硅作为第一侧墙材料层，采用ALD氧化物作为第二侧墙材料层，二者具有优异的填充性能，可以形成致密、可靠性高的侧墙层，从而保证工艺的精度。

第三，采用各向异性的无阻挡层干法刻蚀(Blanket Dry Etch)去除水平方向的第一和第二侧墙材料层，由于无阻挡层干法刻蚀优异的刻蚀方向选择性，能够保证在不破坏目标侧墙层(即垂直方向的侧墙材料层)的前提下，有效清除水平方向的侧墙材料，以形成目标侧墙层，保证工艺精度。

第四，采用氮化硅作为第一侧墙材料层并且采用磷酸溶液的湿法刻蚀工艺，由于磷酸溶液对于侧墙层氮化硅和第一硬掩模层多晶硅、第二侧墙层氧化物具有很大的刻蚀选择性，从而能保证有效清除第一侧墙层而不会刻蚀损伤第二侧墙层和第一硬掩模层。

第五，采用ALD沉积第二侧墙层得到的氧化物层具有与第一硬掩模层多晶硅和待刻蚀氧化物层的刻蚀选择性，从而能保证有效清除第二侧墙层而不会刻蚀损伤第一硬掩模层和待刻蚀氧化物层。

通过本发明上述工艺，在采用目前光刻技术的前提下，可以进一步实现更小的最小尺寸，提高图形化精度。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1a-f为现有技术中自对准双重图形技术(SADP)的制备工艺的流程图；

图2a-i为本发明中自对准四重图形技术(SAQP)的制备工艺的流程图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2a-i，在本实施例中，提出了本发明提出了一种用于金属互连结构制备制程的自对准四重图形技术(SAQP)，其包括以下步骤：

S100：在待刻蚀层的表面依次沉积形成第一硬掩模层、核心材料层、第二硬掩模层和光刻层，并随后进行光刻以形成图形化的光刻层；

S200：形成第一侧墙材料层；

S300：刻蚀水平方向的第一侧墙材料层以形成第一侧墙层；

S400：去除核心材料层；

S500：形成第二侧墙材料层；

S600：刻蚀水平方向的第二侧墙材料层以形成第二侧墙层；

S700：去除第一侧墙层；

S800：刻蚀以图形化第一硬掩模层；

S900：刻蚀待刻蚀层以形成沟道。

具体的，请参考图2a，在步骤S100中，首先进行步骤S110，在金属互连结构的氧化物层间介质层、即待刻蚀层100的表面依次沉积形成第一硬掩模层 110、核心材料层120、第二硬掩模层130和光刻层；随后进行步骤S120，对光刻层实施光刻以形成图形化的光刻层140；其中，所述第一硬掩模层110为多晶硅(Poly)，所述核心材料层120为旋涂的含碳材料(SoC)，所述第二硬掩模层130为氮氧化硅(SiON)。

请继续参考图2b，在步骤S200中，首先进行步骤S210，利用图形化的光刻层140为掩模对第二硬掩模层130进行刻蚀，形成图形化的第二硬掩模层(未图示)；随后进行步骤S220，利用图形化的第二硬掩模层作为掩模对核心材料 120进行刻蚀，形成图形化的核心材料层120’；随后进行步骤S230，去除图形化的第二硬掩模层；之后进行步骤S240，沉积形成覆盖图形化的核心材料层 120’和第一硬掩模层110的第一侧墙材料层150；其中，所述第一侧墙材料层 150为氮化硅(SiN)。

请参考图2c，在步骤S300中，采用各向异性的无阻挡式干法刻蚀(Blanket DryEtch)工艺，选择性地去除水平方向的第一侧墙材料层而保留垂直方向的第一侧墙材料层，以形成第一侧墙层150’。

请参考图2d，在步骤S400中，去除图形化的核心材料层120’，得到用以沉积后续侧墙材料层的空间。

请参考图2e，在步骤S500中，采用原子层沉积工艺(ALD)沉积形成覆盖第一侧墙层150’和第一硬掩模层110的第二侧墙材料层160，所述第二侧墙材料层160优选为氧化物。

请参考图2f，在步骤S600中，采用各向异性的无阻挡式干法刻蚀(Blanket DryEtch)工艺，选择性地去除水平方向的第二侧墙材料层而保留垂直方向的第二侧墙材料层，以形成第二侧墙层160’。

请参考图2g，在步骤S700中，采用磷酸溶液的湿法刻蚀(Wet Etch)工艺来湿法刻蚀清除氮化硅第一侧墙层150’。磷酸溶液具有优异的氮化硅刻蚀选择性，在极小尺寸下也能选择性地有效清除氮化硅而不损伤第二侧墙层160’和第一硬掩模层110。

请参考图2h，在步骤S800中，以第二侧墙层160’为掩模刻蚀第一硬掩模层110以形成图形化的第一硬掩模层110’。

请参考图2i，在步骤S900中，以图形化的第一硬掩模层110’为掩模刻蚀氧化物待刻蚀层100以形成填充金属互连层用的沟道170。

综上，通过本发明上述工艺，在采用目前光刻技术的前提下，可以进一步实现更小的最小尺寸，提高图形化精度。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。