一种在FPGA上实现的亚稳态真随机数发生器

摘要

本发明公开了一种在FPGA上实现的亚稳态真随机数发生器，该亚稳态真随机数发生器的延时电路包括一个可配置延时链，可配置延时链包括粗调模块和精调模块，粗调模块包括32个粗调单元，粗调单元包括第一6输入查找表和二选一选择器，第一6输入查找表的第一个输入端口和二选一选择器的第一输入端连接且其连接端为粗调单元的输入端，第一6输入查找表的第二个输入端口、第三个输入端口、第四个输入端口、第五个输入端口和第六个输入端口均接入低电平0，第一6输入查找表的输出端口和二选一选择器的第二输入端连接；优点是可以很好地抵消固有延时偏差，自动化程度高，工作点不易偏离，输出速率高。