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一种基于FPGA实现的真随机数发生器

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本文分析和实现了一种基于FPGA的真随机数发生器,采用对延迟链各级输出同时采样的方法来增加输出序列的随机性.电路为纯数字形式,50 MHz采样时钟采得的输出数据可以无需后处理,直接通过随机性测试,且未发现随机性与采样频率存在显著联系.

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来源
《中国集成电路》|2008年第11期|52-55|共4页
作者
张润捷;
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作者单位

浙江大学信息技术与工程学院;

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原文格式 PDF
正文语种 chi
中图分类计算技术、计算机技术;
关键词
真随机数发生器; 延迟链; FPGA;
入库时间 2022-08-18 03:39:45

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