一种基于6并行快速有限冲激响应滤波器级联结构的尺寸可配置卷积硬件实现

摘要

本发明公开了一种基于6并行快速有限冲激响应滤波器级联结构的尺寸可配置卷积硬件实现，该结构可以完成3*3、5*5、7*7和11*11四种尺寸的卷积计算，降低卷积计算复杂度，并在6并行结构下提高吞吐率。本发明先介绍了2并行与3并行快速FIR滤波器算法结构，然后根据2并行结构级联3并行子结构的方式产生6并行快速FIR滤波器算法(FFA)。在6并行FFA基础上，运用可配置子滤波器，设计了可以完成3*3、5*5、7*7和11*11四种尺寸卷积计算的快速卷积硬件架构。相比于传统的6并行FIR滤波器，在相同的吞吐率条件下，本算法可以在增加一些加法操作基础上同时节省50％的乘法操作。而由于在硬件实现上，乘法器的面积和功耗远大于加法器，因此本架构可以节省50％的面积和功耗。可以将本发明运用在需要多种典型尺寸(3*3、5*5、7*7和11*11)卷积计算的场合，例如卷积神经网络、视频图像处理、无线通信等，可以提高原始滤波器的有效吞吐量，或者降低原始滤波器的功耗。