一种采用CMOS工艺实现的毫米波压控振荡器

摘要

一种采用CMOS工艺实现的毫米波压控振荡器，由顶端的中间抽头差分电感、交叉耦合对管及在交叉耦合对管源级处的尾电流源组成用来产生振荡信号的基本部分；由一对电容可变晶体管和一组若干位的开关交叉耦合对管阵列组成的振荡器频率调节部分，数字控制位数根据调节范围需求决定。变容管完成连续电容值的调节，开关交叉耦合对管阵列完成数字控制电容调节功能；用来完成VCO与后续负载的隔离和连接功能的输出缓冲级及输出匹配网络。输出缓冲级与VCO采用电容隔离，并单独提供偏置，将输出负载与VCO本身隔离开。输出缓冲级的输出电感与隔直电容共同构成输出缓冲级的输出阻抗匹配网络，可完成输出缓冲级与后续负载电路之间的阻抗匹配功能。

说明书

技术领域

本发明涉及一种压控振荡器。特别是涉及一种采用CMOS工艺实现的毫米波压控振荡器。

背景技术

近年来，无线通信技术迅猛发展，主流通信频谱逐渐成为越来越珍贵的稀缺资源。此外，随着通信设备和移动终端性能的提升，人们对无线传输的数据率也提出了越来越高的需求。为了扩展无线通信频谱，也为了满足传输数据率的需求，毫米波频段(30GHz-300GHz)无线通信逐渐进入人们的视野，并得到越来越多的关注。

在毫米波频段实现近距离无线通信，在抗干扰、降低芯片面积、提高数据率等方面，具有显著优势。①抗干扰方面，电磁波在自由空间中传播时，随着传播距离的增加和传播路径中障碍物的出现，会出现不同程度的干扰和损耗。毫米波频段的信号在自由空间的损耗率要高于更低频率载波的信号，在近距离通信过程中，接收端与发射端距离较近，接收端能够接收较近距离的信号源发射的信号，更大的自由空间损耗率使得其他更远距离的其他收发机发射源发射的信号对接收端的干扰更低。②降低芯片面积方面，芯片面积越大意味着芯片制造成本越大，降低芯片制造成本也是芯片设计过程中重要考虑的因素之一。与模拟、数字芯片不同，在射频芯片中，电感、传输线等无源器件和天线，占用了大量的芯片面积。无源器件和天线的尺寸与电路工作的频率和信号的波长有关。毫米波频段与传统频段相比，具有更高的频率和更小的信号波长。随着频率的增加，完成匹配所需要的电感值降低，有利于获得更小尺寸的电感和传输线；信号波长降低，天线尺寸和天线阵列的间距大幅度减小，节省芯片面积，利于天线的片上集成或封装内实现，完成相控阵的小型化设计。③提高数据率方面，根据香农定理，在相同的信噪比下，数据率与信道宽度成正比。随着无线通信频段的提升，信道宽度也会大幅度展宽，从而实现高于传统无线通信十倍甚至数十倍以上的数据率，如此丰富的带宽资源，正是采用毫米波频段完成高数据率近距离无线传输的重要保证。

就半导体特性而言，由于硅衬底损耗大、晶体管击穿电压低、晶体管的特征频率低，毫米波频段工作的电路在实现的过程中，CMOS工艺并非首选。在2000年以前，毫米波器件和产品，大多都是基于III-V族工艺(如砷化镓GaAs等)实现的。但是采用III-V族工艺实现的电路，集成度低、成本高、尺寸大且无法与CMOS数字电路在一块芯片上集成，并不适合制造大规模民用消费的电子产品。近十年来，CMOS工艺不断发展，随着工艺特征尺寸的不断减小，深亚微米CMOS工艺及其MOSFET的特征频率已经达到200GHz以上，使得利用 CMOS工艺实现GHz频段的高频模拟电路成为可能。与III-V族工艺相比，虽然硅CMOS的高频性能和噪声性能不是最好，但由于它的工艺最为成熟、成本最低、功耗最小，并且它具有与数字集成电路部分良好的兼容性，硅基CMOS工艺应用也最为广泛，因此CMOS射频集成电路是近年来发展的趋势。随着射频识别技术的发展，世界各国的研究人员在CMOS射频集成电路的设计和制作方面进行了大量研究，使CMOS射频集成电路的性能不断提高。随着硅基工艺的进步，硅基工艺已能支持实现毫米波频段通信集成电路，但毫米波频段电路由于其较高的工作频率特征，在设计的过程中，需要面临许多新的问题和挑战。

锁相环(Phase Locked Loop,PLL)作为射频收发机模块中的重要组成部分，为电路提供稳定的时钟信号。在锁相环设计中，压控振荡器(Voltage-Controlled Oscillator,VCO)作为振荡信号的产生模块，很大程度上决定了整个锁相环的工作性能。压控振荡器的性能指标在设计过程中，存在相互制约的折衷关系，随着工作频率的提高，这些指标也会出现不同程度的恶化，因此设计一个能够胜任毫米波频段稳定工作且有良好性能指标的压控振荡器也是PLL 设计过程中的难点之一。

在毫米波VCO的设计过程中，需要考虑以下指标：首先，为了保证振荡器能够在存在各种工艺偏差的情况下、在各种工作环境下都能够稳定起振，振荡器本身需要具有足够大的环路增益。此外，为了提高锁相环的环路锁定范围，振荡器需要尽量宽的调节范围。为了提高锁相环整体的相位噪声性能，VCO本身，作为相噪的主要提供因素之一，也需要尽量小的相位噪声。最后，VCO与其他电路模块相比，需要消耗的功耗较高，从整个锁相环乃至整个收发机系统的工作考虑，减小VCO的功耗，也是降低整体系统功耗的主要方式。然而，在毫米波频段，VCO的工作频率更接近器件的截止频率，随着频率的提高，晶体管能够提供的增益大幅度下降，同样宽长比、同样偏置电流的晶体管在更高的频率下，无法提供足够大的增益，为了保证VCO具有足够的环路增益，需要增加晶体管的尺寸，这样会增加VCO的寄生电容从而限制振荡器的工作频率和调节范围；或者增加晶体管的偏置电流，以功耗为代价，换取足够大的环路增益。此外，随着频率的提高，无源器件，例如：电感、电容、可调电容(Varactors) 等器件的品质因子(Q)也会严重恶化，导致电路的损耗增加，为了实现更高的调节范围，就需要增大开关电容阵列和可变电容的容值，然而这样就降低了整个环路的增益，因此，环路增益和调节范围之间，也存在折衷关系。环路中无源器件的品质因子和有限的环路增益，也会恶化整个VCO的相位噪声性能，因此，在毫米波频段VCO设计过程中，除了尽量优化对应器件的参数外，也需要新的技术，帮助解决上述问题。

在VCO的频率调节过程中，为了使VCO获得更大的调节范围，往往电路中会采取开关电容阵列，在采用Varactors进行连续调节的基础上，用数字控制位进一步实现更宽范围的调节。这是因为，开关电容阵列所需要的电容Q值要好于Varactors的Q值。然而，随着频率的提高，会恶化开关电容阵列中电容的性能，此外，开关电容阵列中控制开关的尺寸也存在断开寄生电容与闭合寄生电阻之间的折衷。开关管尺寸越小，断开寄生电容小，然而会引入较大的闭合电阻，引入的电阻会降低整体电容的Q值；开关尺寸越大，闭合电阻小，引入的损耗小，然而在开关断开时，寄生电容会与原有的电容串联并接入谐振回路中，较大的寄生电容也会限制电容的调节范围，进一步限制VCO的频率调节范围。

发明内容

本发明所要解决的技术问题是，提供一种具有集成度高、成本低、易于大规模生产的采用CMOS工艺实现的毫米波压控振荡器。

本发明所采用的技术方案是：一种采用CMOS工艺实现的毫米波压控振荡器，包括构成交叉耦合对管的第一NMOS管和第二NMOS管，用于构成输出缓冲级的第三NMOS管和第四NMOS管，还设置有开关交叉耦合对管阵列，所述第一NMOS管和第二NMOS管的源极共同连接开关交叉耦合对管阵列的VT节点，并通过VT节点连接用于提供电流负载的尾电流源，所述第一NMOS管的栅极和所述第二NMOS管的漏极共同连接开关交叉耦合对管阵列的VN节点，以及分别连接第二可调电容的一端、第二电感的一端和第四电容的一端，所述第一NMOS管的漏极和所述第二NMOS管的栅极共同连接开关交叉耦合对管阵列的VP 节点，以及分别连接第一可调电容的一端、第一电感的一端和第三电容的一端，所述第一可调电容和第二可调电容的另一端共同连接模拟控制输入端Vbias，所述第一电感和第二电感的另一端共同连接输入电源，所述第三电容的另一端通过第一电阻到偏置电压端，第三电容的该端还连接第三NMOS管的栅极，所述第三NMOS管的源极接地，漏极通过第三电感连接输入电源，该漏极还通过第五电容至第一输出端，所述第四电容的另一端通过第二电阻到偏置电压端，第四电容的该端还连接第四NMOS管的栅极，所述第四NMOS管的源极接地，漏极通过第四电感连接输入电源，该漏极还通过第六电容至第二输出端。

所述的开关交叉耦合对管阵列，包括有一个以上相同结构的开关交叉耦合对管单元构成，每一个开关交叉耦合对管单元均包括有第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，其中，所述第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管的栅极相互连接，且共同连接数字控制输入端VC[2:0]，所述第五NMOS管和第六NMOS管的源极共同构成VT节点连接所述第一NMOS管和第二NMOS 管的源极以及尾电流源，所述第五NMOS管的栅极连接第七NMOS管的漏极，所述第五 NMOS管的漏极连接第八NMOS管的源极，所述第六NMOS管的栅极连接第九NMOS管的漏极，所述第六NMOS管的漏极连接第十NMOS管的源极，所述第七NMOS管的源极和第十NMOS管的漏极共同构成VP节点连接所述第一NMOS管的漏极和所述第二NMOS管的栅极，所述第八NMOS管的漏极和所述第九NMOS管的源极共同构成VN节点连接所述第一NMOS管的栅极和所述第二NMOS管的漏极。

本发明的一种采用CMOS工艺实现的毫米波压控振荡器，采用开关交叉耦合对管阵列，取代了传统的开关电容阵列，用交叉耦合对管产生的负阻，来抵消由闭合开关寄生电阻引入的损耗，解决了由频率调节引入的降低环路增益的问题。本发明采用标准的CMOS工艺实现，具有集成度高、成本低、易于大规模生产等优点。具体具有如下优点：

1、本发明使用较为成熟的CMOS工艺，与GeSi等III-V族集成工艺相比，具有兼容性好，集成度高，成本低，版图占用面积小等显著优点。

2、本发明所提出的开关交叉耦合对管阵列，取代了传统的开关电容阵列，能够解决由开关电容引入的恶化环路增益的问题。传统的电容阵列在开关闭合时，电容的寄生电阻和开关闭合的寄生电阻均会降低VCO的环路增益，恶化VCO的性能。而本发明提出的开关交叉耦合对管阵列，在开关闭合时，交叉耦合对管完成了增加电容的调节功能，此外，交叉耦合对管的负阻也会抵消开关闭合寄生电阻，在实现频率调节的同时，保持原有的环路增益。

3、在解决了由频率调节带来的环路增益恶化问题后，由于VCO设计过程中存在各种指标之间的折衷，环路增益的提高，不再需要牺牲功耗等指标换取足够的环路增益，本发明有利于实现更低功耗的VCO设计。

综上所述，本发明提出的采用CMOS工艺实现的毫米波压控振荡器，以及开关交叉耦合对管阵列拓扑结构具有良好的应用前景和实用价值。

附图说明

图1是本发明一种采用CMOS工艺实现的毫米波压控振荡器的电路原理图；

图2是本发明开关交叉耦合对管阵列示意图。

具体实施方式

下面结合实施例和附图对本发明的一种采用CMOS工艺实现的毫米波压控振荡器做出详细说明。

如图1所示，本发明的一种采用CMOS工艺实现的毫米波压控振荡器，包括构成交叉耦合对管的第一NMOS管M1和第二NMOS管M2，为振荡器提供负阻，用于构成输出缓冲级的第三NMOS管M3和第四NMOS管M4，还设置有开关交叉耦合对管阵列，所述第一NMOS 管M1和第二NMOS管M2的源极共同连接开关交叉耦合对管阵列的VT节点，并通过VT 节点连接用于提供电流负载的尾电流源，所述第一NMOS管M1的栅极和所述第二NMOS 管M2的漏极共同连接开关交叉耦合对管阵列的VN节点，以及分别连接第二可调电容C2的一端、第二电感L2的一端和第四电容C4的一端，所述第一NMOS管M1的漏极和所述第二 NMOS管M2的栅极共同连接开关交叉耦合对管阵列的VP节点，以及分别连接第一可调电容C1的一端、第一电感L1的一端和第三电容C3的一端，所述第一可调电容C1和第二可调电容C2的另一端共同连接模拟控制输入端Vbias，所述第一电感L1和第二电感L2的另一端共同连接输入电源VCC，所述第三电容C3的另一端通过第一电阻R1到偏置电压端V_buf，第三电容C3的该端还连接第三NMOS管M3的栅极，所述第三NMOS管M3的源极接地，漏极通过第三电感L3连接输入电源VCC，该漏极还通过第五电容C5至第一输出端VOUTP，所述第四电容C4的另一端通过第二电阻R2到偏置电压端V_buf，第四电容C4的该端还连接第四NMOS管M4的栅极，所述第四NMOS管M4的源极接地，漏极通过第四电感L4连接输入电源VCC，该漏极还通过第六电容C6至第二输出端VOUTN。

第一NMOS管M1和第二NMOS管M2构成的交叉耦合对管，为毫米波压控振荡器(VCO)提供负阻，两个晶体管的源端共同由VT节点连接尾电流源，尾电流源为毫米波压控振荡器(VCO)提供电流负载。第一电感L1和第二电感L2，第一可调电容C1和第二可调电容C2 及接在VP、VN之间的开关交叉耦合对管阵列共同构成了毫米波压控振荡器的LC谐振回路，与晶体管和输出缓冲级(Buffer)的寄生电容共同决定了毫米波压振荡器的振荡频率。可以通过调节模拟控制输入端Vbias模拟电压和开关交叉耦合对管的VC数字控制电压，完成对VCO振荡频率的调节。第三电容C3和第四电容C4为隔直电容，VCO产生的振荡信号经由隔直电容后流入输出缓冲级第三NMOS管M3和第四NMOS管M4。第三NMOS管M3和第四 NMOS管M4构成输出缓冲级(Buffer)，栅端分别通过第一电阻R1和第二电阻R2提供缓冲级的偏置电压V_buf。第三电感L3和第五电容C5、第四电感L4和第六电容C6，分别实现输出Buffer输出阻抗匹配的作用，将输出Buffer的阻抗匹配至下一级电路输入的共轭阻抗，以保证信号最大程度地传输。差分输出信号从第一输出端VOUTP和第二输出端VOUTN端输出给下一级电路。

如图2所示，所述的开关交叉耦合对管阵列，包括有一个以上相同结构的开关交叉耦合对管单元，每一个开关交叉耦合对管单元均包括有第五NMOS管M5、第六NMOS管M6、第七NMOS管M7、第八NMOS管M8、第九NMOS管M9和第十NMOS管M10，其中，所述第七NMOS管M7、第八NMOS管M8、第九NMOS管M9和第十NMOS管M10的栅极相互连接，且共同连接数字控制输入端VC[2:0]，当数字控制输入为“0”时，晶体管关断，交叉耦合对管与外界电路断开，小电容连入毫米波压控振荡器(VCO)，对VCO的振荡频率影响较小。当数字控制输入为“1”时，晶体管开启，交叉耦合对管连入电路当中，一方面，连入电路的交叉耦合对管寄生电容并联入电路当中，降低VCO振荡频率，另一方面，提供的负阻能够抵消开关管寄生电阻引入的损耗。

所述第五NMOS管M5和第六NMOS管M6的源极共同构成VT节点连接所述第一 NMOS管M1和第二NMOS管M2的源极以及尾电流源，所述第五NMOS管M5的栅极连接第七NMOS管M7的漏极，所述第五NMOS管M5的漏极连接第八NMOS管M8的源极，所述第六NMOS管M6的栅极连接第九NMOS管M9的漏极，所述第六NMOS管M6的漏极连接第十NMOS管M10的源极，所述第七NMOS管M7的源极和第十NMOS管M10的漏极共同构成VP节点连接所述第一NMOS管M1的漏极和所述第二NMOS管M2的栅极，所述第八NMOS管M8的漏极和所述第九NMOS管M9的源极共同构成VN节点连接所述第一NMOS管M1的栅极和所述第二NMOS管M2的漏极。

开关交叉耦合对管阵列可由多个单元组成，单元数量根据VCO的调节范围需求决定。每个单元需要一个数字控制位VC，单元越多，需要的数字控制位越多，能够实现的调节范围就越大。图2中所标注的VC以3个控制单元为例，共3个数字控制位VC[2:0]。每个单元在开关闭合时引入的电容为单元电容，各个单元的电容做梯度设计。例如，对于一个三位控制阵列来说，三个单元电容值的比值可以设计为1:2:4，这样，利用三个数字控制位，可以完成8 种不同单元电容的配置，扩展电容调节范围。

本发明设计的开关交叉耦合对管阵列，对应接入图1所示的毫米波压控振荡器的VP节点、VN节点、VT节点端。在图2中，NMOS管M5、M6共同构成了交叉耦合对管，NMOS 管M7～M10为开关管，开关管的栅极接在一起，在数字控制输入端VC[2:0]端进行控制。当某一位VC控制端电压为高电平时，该位开关交叉耦合对管单元中的开关管闭合，NMOS管 M5的栅极与NMOS管M6的漏极、NMOS管M6的栅极与NMOS管M5的漏极联通，构成交叉耦合对管结构；VC控制端电压为低电平时，该位开关交叉耦合对管单元中的开关管断开，该开关交叉耦合对管单元结构可等效为一个小电容。

本发明的一种采用CMOS工艺实现的毫米波压控振荡器，如图1所示，首先，根据目标频率设置毫米波压控振荡器的振荡频率。在设计过程中，根据工艺电路仿真、后仿及实际流片测试结果的偏差，应适当留出一定的频率余量，余量通常可以取目标频率的10％左右。根据振荡频率，初步设置LC谐振回路的电感(图1中的第一电感L1、第二电感L2)值。第一NMOS管M1、第二NMOS管M2起到负阻的作用，负阻应足够抵消掉电感、电容、互连线的阻抗，为了保证振荡器的可靠性，确保振荡器能够起振，需要负阻尽可能大，即管子的长宽比尽量大。但是，大的长宽比又会引入栅极和衬底之间的寄生电容，降低工作频率和频率调节范围，因此，需要在负阻和振荡频率调节范围之间进行折衷，确定管子的最终参数。

在设置过毫米波压控振荡器的基本结构(初步确定电感值和交叉耦合对管尺寸)后，根据振荡器的调节范围，设置Varactors(第一可变电容器C1和第二可变电容器C2)和图2所示的开关交叉耦合对管阵列。由于Varactors和开关交叉耦合对管阵列也会引入电容，需要再对谐振回路电感(第一电感L1、第二电感L2)进行迭代调整。

在开关交叉耦合对管阵列的设计中，根据调节精度、调节范围、芯片规划确定调节位数，以下以3位控制位为例。三个控制单元交叉耦合对管尺寸按照约1:2:4的比例进行分配。开关管尺寸从最小尺寸开始向上通过实际仿真情况调节，每一位开关耦合对管在接入电路时，恰好能够抵消掉对应开关管的闭合电阻，电路的环路增益在开关断开与闭合状态下变化不明显，即确定了开关管的最优尺寸。由于开关管尺寸是从最小尺寸开始调节的，即能在满足不引入阻抗的同时，尽量减小寄生电容。Varactors对毫米波压控振荡器(VCO)频率实现连续调节，开关交叉耦合对管阵列对VCO频率实现数字调节，两种调节方式的结合，能够扩大VCO的调节范围，并且尽量保证其他性能指标最小的衰退。在确定Varactors和开关交叉耦合对管尺寸时，也要为每一位的频率调节范围留有一定的重叠部分，注意关注不要出现频率调节的盲区。

然后，根据电路对输出功率等指标的要求，确定缓冲级隔直电容(第三电容C3、第四电容C4)、缓冲级管子尺寸及缓冲级偏置电压。隔直电容越大，电容本身引入的损耗越大，输出Buffer的输入电压幅度越大，输出Buffer获得同等输出幅度所需要的直流功耗越小；反之，减小隔直电容，VCO因缓冲级引入的损耗变小，但是输出Buffer输入电压幅度减小，为了得到相同的输出功率，就需要提高输出Buffer的偏置电压，用功耗为代价，换取足够的输出功率。因此，需要根据功耗、输出功率、VCO损耗等条件，通过迭代，确定符合指标要求的最优方案。

最后，完成在确定了输出Buffer器件尺寸和偏置电压后，完成输出阻抗匹配，确定缓冲级电感(图1中的第三电感L3、第四电感L4)和电容(第五电容C5、第六电容C6)。借助史密斯圆图，完成输出阻抗匹配工作，将VCO的输出阻抗匹配至下一级电路输入阻抗的共轭阻抗，保证输出Buffer的输出信号能够更多地传输入下一级电路。