一种陀螺力矩电流高分辨率转换电路

摘要

一种陀螺力矩电流高分辨率转换电路，力矩电流积分电路根据陀螺力矩电流产生积分电压，并输出至模数转换电路，模数转换电路产生第一数据输入、饱和溢出信号输入后输出至FPGA控制电路，FPGA控制电路产生第二数据输入、数模转换电路时钟控制信号、DA控制信号后输出至数模转换电路，产生模数转换电路时钟控制信号至模数转换电路，数模转换电路产生电流输出并送至力矩电流积分电路。本发明电路通过将传统精密电压源及开关组成的模拟开关电流反馈式电路变为数模转换电路实现，与现有技术相比不受开关频率限制，提高了输出最大频率值，具有很好的使用价值。

说明书

技术领域

本发明涉及电路设计领域，特别是一种陀螺力矩电流高分辨率转换电路。

背景技术

传统的大量程三浮惯性姿态敏感器脉冲当量(°/脉冲)量级为10^-5，而光学舱型号对于甚高精度三浮陀螺的脉冲当量技术指标要求量级达到10^-7，提高了近两个数量级。现采用的基于模拟反馈加VF转换方案中的双刻度模数转换技术，受VF转换中开关频率和刻度档位两个因素的限制，导致难以实现高分辨率输出。为进一步提高脉冲当量，解决高分辨率数字化输出问题，需要提出一种新的陀螺力矩电流高分辨率转换电路方案，以实现高输出分辨率和大动态范围的转换，满足型号任务的需求。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供了一种陀螺力矩电流高分辨率转换电路。

本发明的技术解决方案是：一种陀螺力矩电流高分辨率转换电路，包括力矩电流积分电路、模数转换电路、FPGA控制电路、数模转换电路，其中：

力矩电流积分电路根据陀螺力矩电流产生积分电压，并输出至模数转换电路，模数转换电路产生第一数据输入、饱和溢出信号输入后输出至FPGA控制电路，FPGA控制电路产生第二数据输入、数模转换电路时钟控制信号、DA控制信号后输出至数模转换电路，产生模数转换电路时钟控制信号至模数转换电路，数模转换电路产生电流输出并送至力矩电流积分电路。

所述的力矩电流积分电路包括电容C101、电容C104、集成运放U101、电阻R101、电阻R102、电阻R103、电阻R104、电阻R105、电阻R106、电阻R107、电阻R108；

陀螺力矩电流信号TQ-经电容C104滤波后送至电阻R103、R105组成的电路分流，分流后信号接至集成运放U101的反向端，数模转换电路的A端电流输出信号DAC_IA经电阻R101、R102组成的电路进行分流处理，分流后信号接至集成运放U101的反向端，数模转换电路的B端电流输出信号DAC_IB经电阻R106、R104、R107、R108组成的电路分流处理，分流后的信号接至集成运放U101的正向端，电容C101接集成运放U101的反向端、输出端，集成运放U101的输出端产生积分电压，并送至模数转换电路。

所述的模数转换电路包括电阻R201、R202、R203二极管D201、D202、电容C202、C203、C204、C205、C206、C207、芯片AD9243AS；

积分电压经电阻R201、R202组成的电路限流后，接芯片AD9243AS的VINA管脚，二极管D201、D202组成电压钳位电路，D201阴极接正电压、阳极接D202阴极，D202阳极接地，电容C202、C203、C204、C205组成滤波电路，C203两端分别接AD9243AS的CAPT管脚、CAPB管脚，C203、C205并联，C205两端分别接C202、C204，C202、C204另一端接地，电阻R203接AD9243AS的VINB管脚、VREF管脚，电容C206、C207并联后接AD9243AS的VREF管脚并接地，AD9243AS的REFCOM管脚、SENSE管脚、AVSS管脚、DRVSS管脚、DVSS管脚接地，AVDD管脚、DRVDD管脚、DVDD管脚接正电压，CML管脚通过电容C201接地，CLK管脚接模数转换电路时钟控制信号，BIT1、BIT2、BIT3、BIT4、BIT5、BIT6、BIT7、BIT8、BIT9、BIT10、BIT11、BIT12、BIT13、BIT14管脚接FPGA控制电路。

所述的FPGA控制电路包括FPGA芯片芯片U401、EPC2LC20芯片U402、串口转换芯片U403、电容C401、电阻R409、晶振芯片X401、R401、电阻R402、R403、R404、R408、R409、FPGA下载端口P401、DB9串口J401；

FPGA芯片U401的nWS、nRS、nCS、CS、DEV_CLRn、DEV_OE、INIT_DONE、RDYnBSY、CLKUSR、DCLK、TRST、nCE、MSEL1、MSEL0、INPUT管脚接地，DCLK管脚接芯片U402的DCLK管脚，U401的DATA0管脚接U402的DATA管脚，U401的TDI管脚接U402的TDO管脚，U401的TCK管脚接U402的TCK管脚，U401的TMS管脚接U402的TMS管脚，U401的TDO管脚接P401的3管脚，U401的CLK管脚接到电阻R408、电容C401一端，R408另一端接正电压，电容C401另一端接地，U401的CLK管脚接电阻R409一端，R409另一端接晶振芯片X401的CLK管脚，X401的GND管脚接地，X401的VCC、EN/NC管脚接正电压，U401的CONF_DONE管脚接U402的nCS管脚，U401的nSTATUS管脚接U402的OE管脚，U401的nCONFIG管脚接U402的nINIT_CONF管脚，U401的VCCINT管脚接正电压，U401C的GNDINT管脚接地，U402的VPP、VCC管脚接正电压，U402的VPPSEL、VCCSEL、GND管脚接地，U402的OE、nCS、nINIT_CONF管脚分别通过电阻R401、R402、R404接正电压，U402的TDI管脚接P401的9管脚，P401的2管脚、10管脚接地，4管脚接正电压，1管脚通过R403接地，3管脚、5管脚、9管脚通过R405、R406、R407接正电压，U401的I/O管脚分别接信号AD_OTR、AD_CLK、DA_SLP、DA_CLK、F_TxD、F_RxD、AD_D[13..0]、DA_D[11..0]，U403的CANG管脚接PCGND，Vin管脚接正电压，GND管脚接地，TXD管脚接信号F_RxD，RxD管脚接信号F_TxD，TOUT管脚接J401的2管脚，U403的RIN管脚接J401的3管脚，J401的5管脚连接PCGND。

所述的数模转换电路包括AD9762AR、电容C301、电容C302、电容C303、电阻R301；

FPGA控制电路的DA_D0、DA_D1、DA_D2、DA_D3、DA_D4、DA_D5、DA_D6、DA_D7、DA_D8、DA_D9、DA_D10、DA_D11分别接AD9762AR的DB0、DB1、DB2、DB3、DB4、DB5、DB6、DB7、DB8、DB9、DB10、DB11管脚，AD9762AR的ACOM、DCOM、REFLO管脚接地，AD9762AR的COMP1通过电容C301接正电压，COMP2通过电容C302接地，REFIO通过电容C303接地，FSADJ通过电阻R301接地，DA_CLK接AD9762AR的CLOCK管脚，DA_SLP接AD9762AR的SLEEP管脚，AD9762AR的AVDD、DVDD管脚接正电压，IOUTA、IOUTB管脚输出信号DA_IA、DA_IB至力矩电流积分电路。

本发明与现有技术相比的优点在于：

(1)本发明电路与现有技术相比，转换刻度由双刻度转换变为2ⁿ刻度转换，大大提高了脉冲当量分辨率；

(2)本发明电路通过将传统精密电压源及开关组成的模拟开关电流反馈式电路变为数模转换电路实现，与现有技术相比不受开关频率限制，提高了输出最大频率值。

附图说明

图1为本发明一种陀螺力矩电流高分辨率转换电路结构示意图；

图2为本发明一种陀螺力矩电流高分辨率转换电路中力矩电流积分电路结构示意图；

图3为本发明一种陀螺力矩电流高分辨率转换电路中模数转换电路结构示意图；

图4为本发明一种陀螺力矩电流高分辨率转换电路中FPGA控制电路结构示意图；

图5为本发明一种陀螺力矩电流高分辨率转换电路中数模转换电路结构示意图。

具体实施方式

本发明针对现有技术的不足，提出一种陀螺力矩电流高分辨率转换电路，通过将力矩电流积分电路、模数转换电路、FPGA控制电路、数模转换电路串联起来，组成电流闭环反馈系统，实现了陀螺力矩电流高输出分辨率和大动态范围的转换，下面结合附图和具体实施例对本发明作进一步详细的描述。

如图1所示为本发明陀螺力矩电流高分辨率转换电路结构示意图，由图可知本发明陀螺力矩电流高分辨率转换电路包括力矩电流积分电路1、模数转换电路2、FPGA控制电路3、数模转换电路4，其中，力矩电流积分电路1输入接陀螺力矩电流TQ-，输出积分电压输入至模数转换电路2，模数转换电路2的输出接FPGA控制电路3的14位数据输入AD_D[13..0]、饱和溢出信号输入AD_OTR，FPGA控制电路3的输出接数模转换电路4的12为数据输入DA_D[11..0]、时钟控制信号DA_CLK、DA控制信号DA_SLP、模数转换电路2的时钟控制信号AD_CLK，数模转换电路4的输出接力矩电流积分电路1的电流输出DAC_IA、DAC_IB。

力矩电流积分电路1的控制电路结构图如图2所示，陀螺力矩电流信号TQ-经过电容C104滤波处理，滤波后信号再经过电阻R103、R105组成的电路分流处理，分流后信号连接到集成运放U101的反向端，数模转换电路4的A端电流输出信号DAC_IA经过电阻R101、R102组成的电路分流处理，处理后的信号连接集成运放U101的反向端，数模转换电路4的B端电流输出信号DAC_IB经过电阻R106、R104、R107、R108组成的电路分流处理，处理后的信号连接集成运放U101的正向端，电容C101连接集成运放U101的反向端和输出端，集成运放U101的输出端电压信号INT_VO连接到模数转换电路2的电压输入端AD_VI。

模数转换电路2的电路结构图如图3所示，模数转换电路2的输入电压AD_VI经过电阻R201、R202组成的电路限流，限流后连接芯片AD9243AS的VINA管脚，二极管D201、D202组成电压钳位电路，D201阴极连接+5V、阳极连接D202的阴极，D202的阳极接地，电容C202、C203、C204、C205组成滤波电路，C203两端连接分别连接AD9243AS的CAPT管脚和CAPB管脚，C203和C205并联，C205的两端分别连接C202、C204，C202、C204的另一端接地，电阻R203连接AD9243AS的VINB管脚和VREF管脚，电容C206、C207并联连接AD9243AS的VREF管脚和地，AD9243AS的REFCOM管脚、SENSE管脚、AVSS管脚、DRVSS管脚、DVSS管脚接地，AD9243AS的AVDD管脚、DRVDD管脚、DVDD管脚接+5V，AD9243AS的CML管脚通过电容C201接地，AD9243AS的CLK管脚连接FPGA控制电路3输出的AD_CLK信号，AD9243AS的OTR管脚连接FPGA控制电路3的AD_OTR管脚，AD9243AS的BIT1、BIT2、BIT3、BIT4、BIT5、BIT6、BIT7、BIT8、BIT9、BIT10、BIT11、BIT12、BIT13、BIT14管脚分别连接FPGA控制电路3的AD_D13、AD_D12、AD_D11、AD_D10、AD_D9、AD_D8、AD_D7、AD_D6、AD_D5、AD_D4、AD_D3、AD_D2、AD_D1、AD_D0管脚。AD9243AS芯片将模拟电压信号AD_VI(该信号电压值的大小反应陀螺力矩电流值大小)进行模数转换转换成14位的数字信号AD_D[13..0]，该数字信号送入FPGA里进行算法处理。当模拟电压信号AD_VI的值超出了AD9243AS芯片的转换量程，则芯片产生正电平信号AD_OTR，否则产生低电平信号AD_OTR，该信号送入FPGA进行溢出控制。电容C208、C209、C210、C211分别连接AD9243AS的电源管脚AVDD(4)、AVDD(28)、DRVDD(6)、DVDD(3)和地。

FPGA控制电路3的电路结构图如图4所示，FPGA芯片U401B的nWS、nRS、nCS、CS、DEV_CLRn、DEV_OE、INIT_DONE、RDYnBSY、CLKUSR、DCLK、TRST、nCE、MSEL1、MSEL0、INPUT管脚接地，U401B的DCLK管脚连接EPC2LC20配置芯片U402的DCLK管脚，U401B的DATA0管脚连接U402的DATA管脚，U401B的TDI管脚连接U402的TDO管脚，U401B的TCK管脚连接U402的TCK管脚，U401B的TMS管脚连接U402的TMS管脚，U401B的TDO管脚连接FPGA下载端口P401(P401是2行5列双排插针，针间间距2.54mil，通过连接FPGA下载器实现FPGA程序的下载功能)的3管脚，U401B的CLK管脚(91管脚)连接到电阻R408、电容C401，电阻R408的另一端接+5V，电容C401的另一端接地，U401B的CLK管脚(211管脚)连接到电阻R409，R409的另一端连接晶振芯片X401的CLK管脚上，X401的GND管脚接地，X401的VCC、EN/NC管脚接+5V，U401B的CONF_DONE管脚连接U402的nCS管脚，U401B的nSTATUS管脚连接U402的OE管脚，U401B的nCONFIG管脚连接U402的nINIT_CONF管脚，U401C的VCCINT管脚连接+5V，U401C的GNDINT管脚连接地，U402的VPP、VCC管脚接+5V，U402的VPPSEL、VCCSEL、GND管脚接地，U402的OE、nCS、nINIT_CONF管脚分别通过电阻R401、R402、R404接+5V，U402的TDI管脚连接P401的9管脚，P401的2、10管脚接地，P401的4管脚接+5V，P401的1管脚通过R403接地，P401的3、5、9管脚通过R405、R406、R407接+5V，U401A的I/O管脚分别连接信号AD_OTR、AD_CLK、DA_SLP、DA_CLK、F_TxD、F_RxD、AD_D[13..0]、DA_D[11..0](FPGA控制电路3，通过对系统时钟进行分频产生时钟AD_CLK信号、DA_CLK信号，分别实现对模数转换电路2、数模转换电路4的转换速率控制；通过对模数转换电路2输入的14位数据输入AD_D[13..0]信号在FPGA程序里进行数字滤波、PI控制、系统校正等环节，处理后生成12位数据输出DA_D[11..0]信号实现对数模转换电路4的反馈电流值的控制；通过对输入的饱和溢出信号AD_OTR进行判断，数据没有溢出则AD_OTR为低电平，FPGA电路输出低电平信号DA_SLP，数模转换电路4正常工作，当数据溢出时则AD_OTR为高电平，FPGA电路输出高电平信号DA_SLP，数模转换电路4停止输出，达到电路保护的功能。)，串口转换芯片(RSM232)U403的CANG管脚接PCGND(U403实现上位机与FPGA信号数据传输，实现调试代码功能，PCGND与上位机的地共地)，U403的Vin管脚接+5V，U403的GND管脚接地，U403的TXD管脚接信号F_RxD，U403的RxD管脚接信号F_TxD，U403的TOUT管脚接DB9串口J401的2管脚，U403的RIN管脚接DB9串口J401的3管脚，J401的5管脚连接PCGND。

数模转换电路4的电路结构图如图5所示，FPGA控制电路3的DA_D0、DA_D1、DA_D2、DA_D3、DA_D4、DA_D5、DA_D6、DA_D7、DA_D8、DA_D9、DA_D10、DA_D11分别连接AD9762AR的DB0、DB1、DB2、DB3、DB4、DB5、DB6、DB7、DB8、DB9、DB10、DB11管脚，AD9762AR的ACOM、DCOM、REFLO管脚接地，AD9762AR的COMP1通过电容C301接+5V，AD9762AR的COMP2通过电容C302接地，AD9762AR的REFIO通过电容C303接地，AD9762AR的FSADJ通过电阻R301接地，FPGA控制电路3的DA_CLK接AD9762AR的CLOCK管脚，FPGA控制电路3的DA_SLP接AD9762AR的SLEEP管脚，AD9762AR的AVDD、DVDD管脚接+5V，AD9762AR的IOUTA、IOUTB管脚输出信号DA_IA、DA_IB分别连接到力矩电流积分电路1的DAC_IA、DAC_IB。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。