适合FPGA的超高速数传接收机并行位定时同步方法和装置

摘要

本发明公开了一种适合FPGA的超高速数传接收机并行位定时同步方法和装置，属于通信技术领域。所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值，根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果，判断所述误差结果是否满足预设条件，当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。本发明通过多路位定时同步计算通道并行运行，在保持较低的时钟频率不变的情况下，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

说明书

技术领域

本发明涉及通信技术领域，特别涉及一种适合FPGA的超高速数传接收机并行位定时同步方法和装置。

背景技术

随着无线通信技术的不断发展，通过无线通信技术进行数据传输的速率也在不断提高，目前出现的超高速无线数据传输系统(简称“超高速数传系统”)的传输速率可以达到600Mbps(Million bits per second，兆比特每秒)至6Gbps(Giga bits per second，千兆比特每秒)之间。

超高速数传系统中，由于数据传输的发送端和接收端存在时钟差和多普勒码偏，而接收端需要在每个符号周期的最佳采样时刻进行采样，因此接收端需要通过位定时同步技术确定每个符号周期的最佳采样时刻。

具体地，接收端(例如FPGA(Field－Programmable Gate Array，即现场可编程门阵列))在进行位定时同步的过程中，可以先对位定时误差进行估计，得到与真实位定时误差成比例的估计误差，再对该估计误差进行滤波和重采样等操作，不断校正位定时误差，循环上述过程直到输出的位定时误差为0或者为固定值，则完成位定时同步，从而确定每个符号周期的最佳采样时刻。

在实现本发明实施例的过程中，发明人发现在进行位定时同步的过程中至少存在以下问题：

由于上述位定时同步过程比较复杂，当FPGA作为接收端时，FPGA受到运算能力的限制，无法在超高速数传系统中及时对接收的符号进行位定时同步运算，导致位定时同步效率较低。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种适合FPGA的超高速数传接收机并行位定时同步方法和装置。所述技术方案如下：

一方面，提供了一种适合FPGA的超高速数传接收机并行位定时同步方法，所述方法包括：

在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；

根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；

判断所述误差结果是否满足预设条件；

当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。

可选的，所述根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，包括：

根据所述误差结果，计算得到相位增量和相位控制字；

根据所述相位增量和所述相位控制字，更新所述插值基准点的参数值和所述插值小数间隔的参数值。

可选的，所述方法还包括：

获取位定时同步计算通道数目；

所述获取插值基准点的参数值和插值小数间隔的参数值，包括：

根据所述位定时同步计算通道数目，确定所述插值基准点的参数值和所述插值小数间隔的参数值。

可选的，所述判断所述误差结果是否满足预设条件，包括：

判断所述误差结果所指示的误差是否为0；

和/或，判断所述误差结果是否与上一次获取的误差结果一致。

另一方面，提供了一种适合FPGA的超高速数传接收机并行位定时同步装置，所述装置包括：

第一获取模块，用于在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；所述位定时同步计算通道用于指示并行位定时同步的线程；

第二获取模块，用于根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果；所述误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；

判断模块，用于判断所述误差结果是否满足预设条件；

更新模块，用于当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。

可选的，所述更新模块包括：

计算子模块，用于根据所述误差结果，计算得到相位增量和相位控制字；

更新子模块，用于根据所述相位增量和所述相位控制字，更新所述插值基准点的参数值和所述插值小数间隔的参数值。

可选的，所述装置还包括：

第三获取模块，用于获取位定时同步计算通道数目；

所述第一获取模块包括：

确定子模块，用于根据所述位定时同步计算通道数目，确定所述插值基准点的参数值和所述插值小数间隔的参数值。

可选的，所述判断模块包括：

第一判断子模块，用于判断所述误差结果所指示的误差是否为0；

和/或，第二判断子模块，用于判断所述误差结果是否与上一次获取的误差结果一致。

本发明实施例提供的技术方案带来的有益效果是：

本发明实施例提供的适合FPGA的超高速数传接收机并行位定时同步方法和装置，通过获取插值基准点的参数值和插值小数间隔的参数值，并根据获取的参数值获取误差结果，判断误差结果是否满足预设条件。当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足所述预设条件。在保持较低的时钟频率不变的情况下，通过多路位定时同步计算通道并行运行，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图；

图2是本发明实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图；

图3是本发明实施例提供的状态机的示意图；

图4是本发明实施例提供的一种适合FPGA的超高速数传接收机并行位定时同步装置的框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

参照图1，示出了本发明的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图，具体可以包括：

步骤101、在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值。

其中，该位定时同步计算通道用于指示并行位定时同步的线程。

在进行位定时同步的过程中，需要根据各个插值点对接收的数据进行插值采样，判断当前的插值点是否为最佳采样点，也即是判断是否为最佳采样时刻。其中，该插值点可以包括插值基准点和插值小数间隔，该插值基准点可以为整数部分，该插值小数间隔可以为小数部分。

而且，为了确保及时对接收的数据进行插值采样，得到最佳采样时刻，需要至少两个位定时同步计算通道并行运行。因此，在进行位定时同步的过程中，可以先根据位定时同步计算通道数目，确定需要插值采样的次数。由于通常需要三次内插结果才能判断当前的插值点是否为最佳采样点，因此插值采样的次数为位定时同步计算通道数目的三倍。在插值采样次数的基础上，可以获取插值基准点和插值小数间隔。

其中，位定时同步计算通道用于指示并行位定时同步的线程，该位定时同步计算通道数目即为并行进行位定时同步的线程的数目。

例如，假设位定时同步计算通道数目为N，N为正整数，则需要插值采样的次数为3N，因此，第i个位定时同步计算通道进行第j次采样的插值基准点可以为m_i，j。如果采用采用过采样倍数P＝4进行采样，则插值基准点可以如下式表示：

m_i,j＝8*(i-1)+(2*j-1)

在确定插值基准点的参数值后，还需要对插值小数间隔的参数值进行确定，该插值小数间隔的参数值的取值范围在0～1之间，是可以随着误差结果不断迭代的结果，初始化时可以设定为0.5，这样误差最小，收敛更快。如果在一个系统工作时间内，插值小数间隔保持不变，则各个位定时同步计算通道对应的插值小数间隔相同。例如，假设用m位表示插值小数间隔μ_k，则μ_k＝round(0.5*2^m)，其中round表示四舍五入。

步骤102、根据插值基准点的参数值和插值小数间隔的参数值，获取误差结果。

其中，该误差结果用于指示当前采样时刻与最佳采样时刻之间的误差。

在计算得到插值基准点的参数值和插值小数间隔的参数值后，即可先根据插值小数间隔的参数值、表示该插值小数间隔的参数值的位数以及预先设置的插值参数，计算得到存储插值参数的存储地址。

再根据该存储地址，获取预先存储的插值参数，并根据插值基准点的参数值获取用于内插的输入数据，再根据输入数据和插值参数，计算得到每个位定时同步计算通道在每个插值点对应的插值结果，最后根据多个插值点对应的插值结果计算得到每个位定时同步计算通道所对应的误差结果。

步骤103、判断误差结果是否满足预设条件。

由于多个位定时同步计算通道并行计算，因此每个位定时同步计算通道均可以计算得到一个误差结果。对于每个误差结果，可以判断该误差结果是否满足预设条件，如果该误差结果满足预设条件，则说明当前的插值点为最佳采样点，也即是最佳采样时刻，可以输出该位定时同步结果；但是，如果该误差结果不满足预设条件，则说明当前的插值点不是最佳采样时刻，需要执行步骤104，以便获取新的插值点进行判断。

例如，当计算得到的误差结果为0时，或者本次计算得到的误差结果与上一次计算得到的误差结果一致时，则说明当前的插值点为最佳采样点，也即最佳采样时刻。

步骤104、当误差结果不满足预设条件时，根据该误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到该误差结果满足预设条件。

当误差结果不满足预设条件时，则需要再次获取插值点进行插值。因此，需要更新插值基准点的参数值和插值小数间隔的参数值，并根据更新的插值基准点的参数值和插值小数间隔的参数值重新获取误差结果，判断获取的误差结果是否满足预设条件。

如果重新获取的误差结果满足预设条件，则可以输出位定时同步结果，但是如果误差结果不满足预设条件，则重复上述更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果进行判断的过程，直到误差结果满足预设条件，输出位定时同步结果。

在更新插值基准点的参数值的过程中，可以在预先设置的存储空间中，按照误差结果计算得到的存储位置，获取存储空间中存储的需要输入的数据，对步骤102中用于内插的输入数据进行更新，使得更新后的输入数据的顺序发生变化，无需更新插值基准点的参数值，根据步骤101获取的插值基准点的参数值即可获取不同的输入数据，节省了更新插值基准点的过程，提高了位定时同步的效率。

其中，该预先设置的存储空间中存储有上一个系统工作时钟时第一预设数目的输入数据、下一个系统工作时钟时第二预设数目的输入数据以及当前系统工作时钟时的输入数据，该第一预设数目和第二预设数目通常与过采样倍数一致，当然也可以为其他数值，本发明实施例对此不做限定。

综上，本发明实施例提供的适合FPGA的超高速数传接收机并行位定时同步方法，通过获取插值基准点的参数值和插值小数间隔的参数值，并根据获取的参数值获取误差结果，判断误差结果是否满足预设条件。当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足所述预设条件。在保持较低的时钟频率不变的情况下，通过多路位定时同步计算通道并行运行，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

参照图2，示出了本发明实施例的一种适合FPGA的超高速数传接收机并行位定时同步方法实施例的步骤流程图，在图1所示方法实施例的基础上，本实施例以QPSK(Quadrature Phase Shift Keyin，正交相移键控)调制系统为例，详细说明了适合FPGA的超高速数传接收机并行位定时同步的过程，具体可以包括如下步骤：

步骤201、获取位定时同步计算通道数目。

该位定时同步计算通道用于指示并行位定时同步的线程。

在进行位定时同步时，需要获取符号速率、系统工作时钟和系统采样率等参数，以便可以根据上述参数进行计算，得到位定时同步计算通道数目、位定时同步输入数据存储器的深度和过采样倍数。

其中，位定时同步计算通道数目为采样速率与符号速率的商值的二分之一，位定时同步输入数据存储器的深度为采样速率与符号速率的商值，过采样倍数为采样速率与符号速率的商值。

例如，在QPSK调制系统中，符号速率可以为1.25Gsps，采样速率可以为5Gsps，系统工作时钟可以为156.25MHz，因此，位定时同步计算通道数目为16，位定时同步输入数据存储器深度为32，过采样倍数为4。

而且，在进行位定时同步时，可以采用多种插值方式进行插值。例如，立方内插、分段抛物线内插和线性内插等，其中立方内插的性能最好，因此通常可以采用立方内插的方式进行位定时同步。

可选的，可以采用如下式所示的二次、四阶的Farrow高效结构逼近插值方程，得到插值结果：

其中，y(kT_i)为插值结果，m_k＝int(kT_i/T_s)为插值基准点(int表示向下取整)，μ_k＝kT_i/T_s-m_k为插值小数间隔，C_i为进行插值的插值参数，与插值的方式有关。

当采用立方内插时，插值参数C_i取值如下：

其中，可以将μ以δ＝1/2ⁿ为间隔进行取值，此时插值参数C_i可以表示为：

其中，n一般取值为10，当然也可以取其他值，本发明实施例对此不做限定。

而且，为了减少运算量，可以预先将插值参数C_i对应的各个参数值存储在预先设置的参数存储空间中，以便在后续步骤中可以直接根据存储路径获取相应的参数值。

例如，可以将插值参数C_-2、C_-1、C₀和C₁分别存储在四个FPGA的ROM(Read-Only>

步骤202、根据位定时同步计算通道数目，确定插值基准点的参数值和插值小数间隔的参数值。

步骤202与步骤101类似，在此不再赘述。

步骤203、根据插值基准点的参数值和插值小数间隔的参数值，获取误差结果。

FPGA可以根据插值小数间隔的参数值，计算得到步骤201中存储插值参数C_i的存储路径，以便在相应的存储位置得到适合本次插值的插值参数。例如，用于存放插值参数C_i的存储路径可以表示如下：

addr1＝floor(μ/2^m-n)

addr2＝floor(μ/2^m-n)

addr3＝floor(μ/2^m-n)

addr4＝floor(μ/2^m-n)

其中，addr1、addr2、addr3和addr4分别表示各个存储路径，floor用于指示存储器中对应的深度，μ为插值小数间隔的参数值，m为表示插值小数间隔的位数，n为步骤201中用于对μ进行取值的数值。

FPGA还可以根据插值基准点的参数值获取用于插值的输入数据的存储路径，以便根据相应的存储路径获取输入数据。例如，第i个位定时同步计算通道中进行第j次采样的输入数据可以记为InterVector(m_i,j:m_i,j+3)，InterVector为步骤201中的位定时同步输入数据存储器，InterVector(m_i,j:m_i,j+3)用于指示存储器中深度从m_i,j至m_i,j+3的数据。

在获取了插值参数和输入数据后，即可进行计算得到每个位定时同步计算通道在进行每一次内插的内插结果，该内插结果为输入数据与插值参数的乘积，可以表示为：InterOut_i,j＝InterVector(m_i,j:m_i,j+3)*CoeVector，其中InterOu_it_,j为第i个位定时同步计算通道中进行第j次内插的内插结果，InterVector(m_i,j:m_i,j+3)用于指示存储器中深度从m_i,j至m_i,j+3的数据，CoeVect为与第i个位定时同步计算通道所对应的插值参数。

最后可以根据计算得到的内插结果进行计算，得到每个位定时同步计算通道对应的误差结果，第i个位定时同步计算通道所对应的误差结果可以表示为：TEDOut_i＝Re[InterOut_i,2]·Re[InterOut_i,1-InterOut_i,3]+Im[InterOut_i,2]·Im[InterOut_i,1-InterOut_i,3]其中，TEDOut_i为第i个位定时同步计算通道所对应的误差结果，InterOut_i,1为第i个位定时同步计算通道中进行第1次内插的内插结果，InterOut_i,2为第i个位定时同步计算通道中进行第2次内插的内插结果，InterOut_i,3为第i个位定时同步计算通道中进行第3次内插的内插结果，Re表示实数部分，Im表示虚数部分。

步骤204、判断误差结果是否满足预设条件。

得到误差结果后，即可对得到的误差结果进行判断，判断该误差结果是否满足预设条件，从而确定当前的插值点是否为最佳插值点，是否为最佳采样时刻。

可选的，可以先将该误差结果输入环路滤波器，得到更加平滑的输出结果，再判断该误差结果所指示的误差是否为0；和/或，判断该误差结果是否与上一次获取的误差结果一致。如果该误差结果所指示的误差为0，和/或与上次得到的误差一致，则说明该误差结果满足预设条件，可以进行位定时同步输出。

但是，如果误差结果不满足预设条件，则需要执行步骤205，对步骤202中的插值基准点的参数值和插值小数间隔的参数值进行更新，以便重新计算得到误差结果，进行位定时同步输出。

步骤205、当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足预设条件。

在误差结果不满足预设条件时，需要根据新的插值基准点的参数值和插值小数间隔的参数值进行计算，判断新的误差结果是否满足预设条件，以便进行位定时同步输出。

具体地，根据环路滤波器输出的结果，进行计算得到相位增量和相位控制字，以便根据该相位增量和相位控制字获取新的插值点。其中，该相位增量可以为位定时同步计算通道输出结果的平均值，该相位控制字可以为上一相位控制字与本次计算得到的相位增量的和值。

例如，如果位定时同步计算通道数目为4，则相位增量可以表示为：W(m)＝(LPOut₁+LPOut₂+LPOut₃+LPOut₄)/4，其中W(m)为相位增量，LPOut₁、LPOut₂、LPOut₃和LPOut₄分别表示各个经过环路滤波器的滤波后的位定时同步计算通道输出的结果；相位控制字可以表示为：η(m+1)＝η(m)+W(m)，其中，η(m+1)为下一次的相位控制字，η(m)为本次的相位控制字，W(m)本次的相位增量。

再根据计算得到的相位控制字进行计算，得到新的插值小数间隔的参数值，该插值小数间隔可以表示为：μ_k＝mod(η(m+1),2^m)，其中μ_k为插值小数间隔，η(m+1)为下一次的相位控制字，m为表示插值小数间隔的位数。

另外，为了保持插值基准点的参数值不变，可以预先设置一个缓存存储器，用于存储在插值过程中需要并行输入的数据，并根据该缓存存储器对步骤201中的位定时同步输入数据存储器进行更新，使得在插值基准点的参数值不变的情况下，仍然可以根据插值基准点的参数值获取相应的输入数据。

例如，可以定义一个深度为H+2*P的缓存存储器，其中H为步骤201中的位定时同步输入数据存储器的深度，P为过采样倍数。数据缓存的方式如下：

DataCache_i＝{din_i-1[H-p+1:H]din_i[1:H]din_i+1[1:P]}

式中DataCache_i为第i个周期对应的输入数据的存储路径，din_i-1是相对于din_i提前一个周期并行输入的P路数据，每个周期需要缓存上一时刻的最后P个并行输入数据以及下一时刻的前P个并行输入数据。

参照图3，可以设置一个状态机，每个状态(ShiftState)对应不同的存储路径，可以根据相位控制字跳转至不同的状态，当相位控制字η大于或等于1时，对应条件a；当相位控制字η小于0时，对应条件b；当相位控制字η大于或等于0,且小于1时，对应条件c。最后根据跳转后的状态获取不同顺序的数据，从而在不改变插值基准点的参数值的情况下，也能获取不同的输入数据，从而节省了更新插值基准点的过程，提高了位定时同步的效率。

例如，以P＝4为例，如果当前ShiftState＝1，则InterVector＝DataCache(1:H+P)；如果当前ShiftState＝0，则InterVector＝DataCache(2*P/5:H+P+1)；如果当前ShiftState＝x，则InterVector＝DataCache(x:H+P+x-1)，其中x不等于0或者1。其中，InterVector为步骤201中的位定时同步输入数据存储器，DataCache(a，b)为缓存存储器中相应数据的存储路径。

需要说明的是，如果当前ShiftState＝0，此时给出标志信号Flag1，这种情况说明发送端时钟周期比接收端时钟周期大，因此平均每个系统时钟输出的最佳采样符号个数＜8；如果当前ShiftState＝1，给出标志信号Flag2，这种情况说明发送端时钟周期比接收端时钟周期小，因此平均每个系统时钟输出的最佳采样符号个数＞8。也即，可以通过Flag1和Flag2用来指示当前时刻并行输出最佳采样点符号个数，如果Flag1有效，则当前时刻共输出7个采样点；如果Flag2有效，则当前时刻共输出9个采样点，如果Flag1和Flag2都无效，则当前时刻输出8个采样点。

综上，本发明实施例提供的适合FPGA的超高速数传接收机并行位定时同步方法，通过获取插值基准点的参数值和插值小数间隔的参数值，并根据获取的参数值获取误差结果，判断误差结果是否满足预设条件。当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足所述预设条件。在保持较低的时钟频率不变的情况下，通过多路位定时同步计算通道并行运行，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的运动动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的运动动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的运动动作并不一定是本发明实施例所必须的。

下述为本发明装置实施例，可以用于执行本发明方法实施例。对于本发明装置实施例中未披露的细节，请参照本发明方法实施例。

图4是根据一示例性实施例示出的一种适合FPGA的超高速数传接收机并行位定时同步装置的框图，如图4所示，该适合FPGA的超高速数传接收机并行位定时同步装置可以包括：第一获取模块401、第二获取模块402、判断模块403和更新模块404。

第一获取模块401，用于在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值；该位定时同步计算通道用于指示并行位定时同步的线程；

第二获取模块402，用于根据该插值基准点的参数值和该插值小数间隔的参数值，获取误差结果；该误差结果用于指示当前采样时刻与最佳采样时刻之间的误差；

判断模块403，用于判断该误差结果是否满足预设条件；

更新模块404，用于当该误差结果不满足该预设条件时，根据该误差结果更新该插值基准点的参数值和该插值小数间隔的参数值，并重新获取误差结果，直到该误差结果满足该预设条件。

综上，本发明实施例提供的适合FPGA的超高速数传接收机并行位定时同步装置，通过获取插值基准点的参数值和插值小数间隔的参数值，并根据获取的参数值获取误差结果，判断误差结果是否满足预设条件。当误差结果不满足预设条件时，根据误差结果更新插值基准点的参数值和插值小数间隔的参数值，并重新获取误差结果，直到误差结果满足该预设条件。在保持较低的时钟频率不变的情况下，通过多路位定时同步计算通道并行运行，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。

可选的，该更新模块404可以包括：

计算子模块，用于根据该误差结果，计算得到相位增量和相位控制字；

更新子模块，用于根据该相位增量和该相位控制字，更新该插值基准点的参数值和该插值小数间隔的参数值。

可选的，该装置还可以包括：

第三获取模块，用于获取位定时同步计算通道数目；

该第一获取模块401可以包括：

确定子模块，用于根据该位定时同步计算通道数目，确定该插值基准点的参数值和该插值小数间隔的参数值。

可选的，该判断模块403包括：

第一判断子模块，用于判断该误差结果所指示的误差是否为0；

和/或，第二判断子模块，用于判断该误差结果是否与上一次获取的误差结果一致。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。