一种低功耗多核SoC的时钟管理架构设计方法

摘要

本发明公开了一种低功耗多核SoC的时钟管理架构设计方法，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、核2、核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，主DSP核的时钟使能信号长期有效。本发明的方法内置锁相环灵活配置内部工作时钟，以降低PCB板上输入时钟频率。