MLC闪存中基于双层LDPC码的编、译码方法

摘要

本发明公开了MLC闪存中基于双层LDPC码的编、译码方法，包括对MLC闪存进行双层LDPC码的编码，以及进行双层LDPC码的译码。本发明为高密度低功耗闪存存储可靠性问题提供了一种有效的解决方法，对提升MLC闪存存储器的综合性能有着深远意义。

说明书

技术领域

本发明涉及存储技术领域，特别涉及在MLC(Multi-Level Cell，多层单元闪存)闪存中基于双层LDPC(Low Density Parity Check Code，低密度奇偶校验码)的编、译码方法。

背景技术

大数据和云存储在带来无限机遇的同时，也给信息领域带来了诸多的风险和挑战。传统的存储技术已不能适应当前高集成度低功耗快速集成电路技术的发展。非易失存储(Non-Volatile Memory,NVM)技术因其具有高集成度、低静态功耗、高读写访问速度、非易失、体积小等优良特性成为当前研究热点。NAND Flash存储器具有容量大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用。

随着半导体器件尺寸的不断缩小和多层式存储高密度技术的使用，急需解决NAND闪存所面临的可靠性降低、读写延时加长、P/E次数减少等主要问题。

存储可靠性是MLC闪存的一个关键技术指标。高密度使存储的可靠性降低，表现为较低的P/E循环耐久性，较短的数据保持，以及增加的对扰动和干扰影响的敏感性。

LDPC码凭借其优异的纠错性能和低译码复杂度获得了广泛关注，并在众多领域和标准中得到应用。因此基于LDPC码的编码技术来研究高密度低功耗闪存存储可靠性问题对提升MLC闪存存储器的综合性能有着深远意义。

当前的MLC闪存中，每个单元的2位比特信息被映射到2个不同的页中，采用相同的编码方案，没有考虑MLC闪存信道的非对称的特性，浪费了过多的冗余，降低了系统的存储效率和容量。随着P/E循环次数增加，固定的纠错码方案无法纠正更多的随机错误，导致译码失败，降低MLC闪存的存储使用寿命。

发明内容

本发明结合MLC存储信道特性，提出一种MLC闪存中基于双层LDPC码的编、译码方法，优化MLC存储使用期内不同阶段的系统性能，实现延迟控制，提高系统容量和存储效率。

MLC闪存中基于双层LDPC码的编、译码方法，包括对MLC闪存进行双层LDPC码的编码，以及进行双层LDPC码的译码。

其中编码过程为：

步骤1-1、对MCL上页数据进行编码，使用双层LDPC码的下层校验矩阵进行编码，产生上页冗余1；

步骤1-2、对MCL上页数据和上页冗余1进行二次编码，使用双层LDPC码的上层校验矩阵进行编码，产生上页冗余2并存放在MCL下页中；

步骤1-3、对MCL下页数据和上页冗余2一起进行编码，使用双层LDPC码的下层校验矩阵的变种形式进行高码率编码，产生下页冗余；

步骤1-4、对MCL上、下页产生的码字进行MLC闪存编程。

译码过程为：

步骤2-1、MLC读取数据前先进行门限电压感测，采用4比特低精度的电压感测；

步骤2-2、根据进行MLC下页译码，若失败则提高到6比特电压感测精度，再译码，直到达到预定精度；若成功，则在缓存中存储MLC下页中所包含的MLC上页冗余2信息；

步骤2-3、根据进行MLC上页译码，若成功，则译码结束；否则进入步骤2-4；

步骤2-4、判断是否二次读取缓存中的额外冗余：若是则提高电压感测精度，继续译码，直到达到预定精度为止；否则进入步骤2-5；

步骤2-5、读取缓存中MLC上页冗余2信息，进入步骤2-6；

步骤2-6、进行双层LDPC码译码，若失败返回步骤2-4；否则译码成功。

本发明根据MLC闪存中不同页之间的错误差异特性，实现LDPC码的不等保护，并将双层LDPC码的上层额外检验比特存储在纠错性能较好的MLC下页中，当纠错性能较差的MLC上页读取失败后，调用上层额外校验比特信息，进行双层LDPC码译码。

其有益效果是：首次提出MLC中双层LDPC码的概念，充分考虑MLC中不同页之间错误特性不同的特点，实现不同页面之间差异编码方法，提高存储系统容量；基于双层LDPC码的自适应方法，只在MLC上页读取失败的情况下调用额外的比特信息进行双层LDPC码译码，降低系统时延。

附图说明

图1为本发明实施例MLC中双层LDPC码Tanner图；

图2为图1实施例中基于双层LDPC码自适应方案的编码流程图；

图3为图1实施例中基于双层LDPC码自适应方案的译码流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1为双层LDPC码对用的双层Tanner图，包括上层子图和下层子图。公式(1)中H_two为双层LDPC码的校验矩阵，H_up和H_low分别为上层子图和下层子图,N为双层LDPC码的码长，K₁和K₂分别表示下层LDPC码和上层LDPC码的校验比特长度。X为双层LDPC码的码字，R为上层LDPC码产生的额外比特信息。

其中，若为非奇异矩阵，则K₁校验比特信息可由公式(2)计算得出。

上层LDPC码的额外比特信息R可根据公式(3)计算得出。

对进行行消去，可得到用于对MLC下页要存储的信息进行编码，包括双层LDPC码的额外比特信息R。

以下结合图2和图3，对本实施例进行说明。

双层LDPC码的校验矩阵无短环设计。定义图1中虚线短环为双层LDPC码的短环，因此在构造双层LDPC码时，要确保双层LDPC码的H_two无短环无短停止距离，从而使以及也满足无短环无短停止距离。

步骤1、对MCL上页数据进行编码，使用双层LDPC码的下层校验矩阵进行编码，产生上页冗余1:

步骤2、对MCL上页数据和上页冗余1进行二次编码，使用双层LDPC码的上层校验矩阵进行编码，产生上页冗余2：并存放在MCL下页中。

步骤3、对MCL下页数据和上页冗余2一起进行编码，使用双层LDPC码的下层校验矩阵的变种形式进行高码率编码，产生下页冗余。

步骤4、对MCL上、下页产生的码字进行MLC闪存编程。以上为MLC存储中双层LDPC码编码过程，如图2所示。

以下是译码过程：

步骤5、MLC读取首先要进行门限电压感测，为了降低读取系统延迟，初期采用低精度的电压感测。

步骤6、进行MLC下页译码，若失败则提高感测精度再译码，直到预定精度为止。若成功，则在缓存中存储MLC下页中所包含的MLC上页冗余2信息。

步骤7、进行MLC上页译码，若成功，译码结束。若失败进入步骤8。

步骤8、判断是否二次读取缓存中的额外冗余。若是，则提高感测精度，继续译码，直到预定精度为止；否则进入步骤9。

步骤9、读取缓存中MLC上页冗余2信息，进入步骤10。

步骤10、进行双层LDPC码译码，若失败进入步骤8；否则译码成功。