一种含有异质结的超结IGBT

摘要

本发明提供了一种超结IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件，在超结耐压层中有至少一个第一导电类型的第一种半导体区和至少一个第二导电类型的第二种半导体区，所述第二种半导体区具有比第一种半导体区更高的禁带宽度和临界击穿电场，因而所述的第二种半导体区比所述第一种半导体区更不易发生击穿；当所述第二导电类型的第二种半导体区与基区直接接触形成异质结时，或是当所述第二导电类型的第二种半导体区不与基区直接接触而是通过一个二极管与发射极连接时，体内载流子存储效应可以得到提高。与传统超结IGBT器件相比，本发明的超结IGBT器件可以获得更低的导通压降，并且其击穿电压更不容易受电荷非平衡的影响。

说明书

技术领域

本发明属于半导体器件，特别是半导体功率器件。

背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor, IGBT）是一种应用广泛的功率器件。超结是n柱区/p柱区交替排列的耐压结构，它可以使n柱区与p柱区在较高的掺杂浓度情形下仍可获得较高的击穿电压。当超结应用到IGBT中时（即超结IGBT），在关断过程中，n柱区/p柱区形成的pn结可以快速耗尽，因而超结IGBT可获得比传统IGBT更快的关断速度（或更低的关断功耗）。然而，由于n柱区/p柱区形成的pn结的面积很大，从p型集电区注入到n柱区的少子空穴很容易被p柱区收集，进入p型基区，并流入发射极，因而少子空穴在耐压区中的存储效果比较弱，这会增加导通压降。另外，超结通常需要满足电荷平衡条件，即n柱区中的有效施主电荷总数与p柱区中的有效受主电荷总数相等。当超结处于电荷非平衡时，击穿电压会受到比较大的影响。

发明内容

本发明的目的在于提供一种含有异质结的超结IGBT器件，相比于传统超结IGBT，本发明提供的超结IGBT器件在耐压区中的少数载流子存储效应更强，导通压降更低，而且击穿电压也更不容易受电荷非平衡的影响。

本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层（由31和41构成），与所述耐压层（由31和41构成）的一面相接触的集电结构（由10和20构成），与所述耐压层（由31和41构成）的另一面相接触的第二导电类型的基区50，与所述基区50至少有部分接触的重掺杂的第一导电类型的发射区51，与所述发射区51、所述基区50以及所述耐压层（由31和41构成）均接触的栅极结构（由60和52构成），覆盖于所述集电结构（由10和20构成）的导体1形成的集电极C，覆盖于与所述发射区41及所述基区50的导体2形成的发射极E，覆盖于所述栅极结构（由60和52构成）的导体3形成的栅极G，其特征在于：

所述集电结构（由10和20构成）由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20的一面与所述集电区10的一面直接接触，所述缓冲区20的另一面与所述耐压层（由31和41构成）相接触，所述集电区10的另一面与所述集电极C直接接触；

所述耐压层（由31和41构成）由至少一个第一导电类型的第一种半导体区31与至少一个第二导电类型的第二种半导体区41构成，所述耐压层中的第一导电类型的第一种半导体区31与所述耐压层中的第二导电类型的第二种半导体区41相接触，其形成的接触面垂直或近似垂直于所述缓冲区20和所述基区50和/或所述栅极结构（由60和52构成）；所述第一种半导体区31是由第一种半导体材料构成，所述第二种半导体区41是由第二种半导体材料构成，所述第二种半导体材料具有比所述第一种半导体材料更高的禁带宽度和更高的临界击穿电场；

所述耐压层（由31和41构成）与所述缓冲区20可以是直接接触，也可以是通过一个第一导电类型的辅助层21间接接触；

所述集电区10、所述缓冲区20、所述基区50、所述发射区51以及所述辅助层21是由第一种半导体材料构成；

所述耐压层中的第二导电类型的第二种半导体区41可以与所述基区50相接触；所述耐压层中的第二导电类型的第二种半导体区41也可以不与所述基区50相接触，而与一个较重掺杂的第二导电类型的第二种半导体区42直接接触，并且所述较重掺杂的第二导电类型的第二种半导体区42与所述基区50直接接触；所述耐压层中的第二导电类型的第二种半导体区41还可以与所述基区50相接触且与一个较重掺杂的第二导电类型的第二种半导体区42直接接触，并且所述较重掺杂的第二导电类型的第二种半导体区42与所述基区50直接接触；所述较重掺杂的第二导电类型的第二种半导体区42是由第二种半导体材料构成；

所述栅极结构（由60和52构成）包括至少一个绝缘介质层60和至少一个导体区52，所述绝缘介质层60的一面与所述发射区51、所述基区50以及所述耐压层（由31和41构成）均直接接触；所述绝缘介质层60的另一面与所述导体区52的一面直接接触，所述导体区52的另一面与所述栅极G直接接触；所述绝缘介质层60是由绝缘介质材料构成，所述导体区52是由重掺杂的多晶半导体材料或/和金属材料或/和其它导体材料构成；

所述第一导电类型为N型时，所述第二导电类型为P型；所述第一导电类型为P型时，所述第二导电类型为N型。

进一步，所述的栅极结构（由60和52构成）可以是平面栅结构，也可以是槽栅结构；所述耐压层（由31和41构成）的元胞形状可以是条形、六角形、矩形等形状；所述超结绝缘栅双极型晶体管器件的元胞形状可以是条形、六角形、矩形等形状。

进一步，所述第一导电类型为N型时，所述耐压层中的第一导电类型的第一种半导体区31中的有效施主总电荷与所述耐压层中的第二导电类型的第二种半导体区41中的有效受主总电荷相对差别不超过80%；

所述第一导电类型为P型时，所述耐压层中的第一导电类型的第一种半导体区31中的有效受主总电荷与所述耐压层中的第二导电类型的第二种半导体区41中的有效施主总电荷相对差别不超过80%。

进一步，所述第一种半导体材料是Si时，所述第二种半导体材料可以是SiC、GaN、SiCN、金刚石、GaAs等具有比Si更高禁带宽度的半导体材料；所述的第一种半导体材料是Ge时，所述第二种半导体材料可以是Si、SiC、GaN、SiCN、金刚石、GaAs等具有比Ge更高禁带宽度的半导体材料；所述第一种半导体材料是GaAs时，所述第二种半导体材料可以是SiC、GaN、SiCN、金刚石等具有比GaAs更高禁带宽度的半导体材料；所述第二种半导体材料可以是单晶材料、多晶材料或非晶材料。

进一步，所述耐压层中第一导电类型的第一种半导体区31中间有一个轻掺杂的第一导电类型的漂移区32，所述漂移区32是由第一种半导体材料构成；所述耐压层中第一导电类型的第一种半导体区31以及所述漂移区32的底部均与所述缓冲区20或所述辅助层21直接接触；所述辅助层21的掺杂浓度可以与所述漂移区32的掺杂浓度相同，也可以不同；所述耐压层中第二导电类型的第二种半导体区41的底部可以与所述缓冲区20或所述辅助层21直接接触，也可以被所述耐压层中第一导电类型的第一种半导体区31包围。

进一步，所述耐压层中第二导电类型的第二种半导体区41中间有至少一个填充区（43、44、61），所述填充区（43、44、61）的底部可以与所述缓冲区20或所述辅助层21直接接触，也可以被所述耐压层中第二导电类型的第二种半导体区41包围；所述填充区可以由本征的半导体材料43构成，也可以由轻掺杂的半导体材料44构成，还可以由绝缘介质材料61构成。

进一步，所述耐压层中第二导电类型的第二种半导体区41与所述耐压层中第一导电类型的第一种半导体区31以及所述基区50可以是直接接触，也可以通过一个薄的绝缘介质层62间接接触；所述耐压层中第二导电类型的第二种半导体区41与所述发射极E之间通过一个二极管70或一个以上同向串联的二极管相连接；所述二极管70的正向导通方向与所述基区50和所述发射区51形成的PN的正向导通方向相同；所述二极管70可以是外接的二极管，也可以是集成在芯片内部的二极管。

进一步，所述耐压层中第二导电类型的第二种半导体区41与所述基区50可以是直接接触，也可以通过一个槽型栅极结构（由60和52构成）间接接触；所述耐压层中第二导电类型的第二种半导体区41与所述发射极E之间通过一个二极管70或一个以上同向串联的二极管相连接；所述二极管70的正向导通方向与所述基区50和所述发射区51形成的PN的正向导通方向相同；所述二极管70可以是外接的二极管，也可以是集成在芯片内部的二极管。

进一步，所述耐压层中第二导电类型的第二种半导体区41与所述发射极E之间的二极管是集成在元胞内部的二极管；所述耐压层中第二导电类型的第二种半导体区41之上覆盖有一个导体4形成肖特基接触电极，所述肖特基接触电极4通过导线与所述发射极E相连接。

进一步，所述耐压层中第二导电类型的第二种半导体区41与所述发射极E之间的二极管是集成在元胞内部的二极管；所述耐压层中第二导电类型的第二种半导体区41至少有部分与一个轻掺杂的第一导电类型的第二种半导体区45相接触；所述轻掺杂的第一导电类型的第二种半导体区45由第二种半导体材料构成；所述轻掺杂的第一导电类型的第二种半导体区45之上覆盖有一个导体5形成肖特基接触电极，所述肖特基接触电极5通过导线与所述发射极E相连接。

附图说明

图1(a): 传统平面栅超结IGBT结构示意图；

图1(b): 传统槽栅半超结IGBT结构示意图；

图2: 本发明的一种平面栅超结IGBT，其p柱区有着比其它半导体区更高的禁带宽度；

图3: 本发明的一种平面栅半超结IGBT，其p柱区有着比其它半导体区更高的禁带宽度；

图4(a): 本发明的又一种平面栅超结IGBT，其p柱区之上有一个较重掺杂的p区与基区直接接触形成异质结；

图4(b): 本发明的又一种平面栅半超结IGBT，其p柱区之上有一个较重掺杂的p区与基区直接接触形成异质结；

图5(a): 本发明的又一种平面栅超结IGBT，其p柱区之上有一个较重掺杂的p区，p柱区和较重掺杂的p区均与基区直接接触形成异质结；

图5(b): 本发明的又一种平面栅半超结IGBT，其p柱区之上有一个较重掺杂的p区，p柱区和较重掺杂的p区均与基区直接接触形成异质结；

图6(a): 根据图2，本发明的一种槽栅超结IGBT；

图6(b): 根据图3，本发明的一种槽栅栅半超结IGBT；

图7(a): 根据图4(a)，本发明的又一种槽栅超结IGBT；

图7(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT；

图8(a): 根据图5(a)，本发明的又一种槽栅超结IGBT；

图8(b): 根据图5(b)，本发明的又一种槽栅半超结IGBT；

图9: 本发明的超结IGBT的耐压层的一种元胞形状，其采用的是条形元胞；

图10(a): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是n柱区包围p柱区的矩形元胞；

图10(b): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是p柱区包围n柱区的矩形元胞；

图11(a): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是n柱区包围六角形p柱区的六角形元胞；

图11(b): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是p柱区包围六角形n柱区的六角形元胞；

图12(a): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是n柱区包围圆形p柱区的六角形元胞；

图12(b): 本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是p柱区包围圆形n柱区的六角形元胞；

图13(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区；

图13(b): 根据图4(a)，本发明的又一种槽栅半超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区，且p柱区底部被n柱区包围；

图14(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区中间有一个填充区，填充区由本征半导体材料构成；

图14(b): 根据图4(a)，本发明的又一种槽栅半超结IGBT，，其p柱区中间有一个填充区，填充区由本征半导体材料构成；

图15(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区中间有一个填充区，填充区由轻掺杂的n型或p型半导体材料构成；

图15(b): 根据图4(a)，本发明的又一种槽栅半超结IGBT，，其p柱区中间有一个填充区，填充区由轻掺杂的n型或p型半导体材料构成；

图16(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区中间有一个填充区，填充区由绝缘介质材料构成；

图16(b): 根据图3，本发明的又一种槽栅半超结IGBT，，其p柱区中间有一个填充区，填充区由绝缘介质材料构成；

图17(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与n柱区及基区之间有一层薄的绝缘介质层，p柱区通过一个二极管与发射极相连接；

图17(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与n柱区及基区之间有一层薄的绝缘介质层，p柱区通过一个二极管与发射极相连接；

图18(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与基区之间有一个槽型栅极结构，p柱区通过一个二极管与发射极相连接；

图18(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与基区之间有一个槽型栅极结构，p柱区通过一个二极管与发射极相连接；

图19(a): 根据图17(a)，本发明的又一种槽栅超结IGBT，其二极管集成在元胞内，p柱区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图19(b): 根据图17(b)，本发明的又一种槽栅半超结IGBT，其二极管集成在元胞内，p柱区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图20(a): 根据图17(a)，本发明的又一种槽栅超结IGBT，其二极管集成在元胞内，p柱区与一个轻掺杂的n区接触形成PN结，轻掺杂的n区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图20(b): 根据图17(b)，本发明的又一种槽栅半超结IGBT，其二极管集成在元胞内，p柱区与一个轻掺杂的n区接触形成PN结，轻掺杂的n区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图21(a): 根据图18(a)，本发明的又一种槽栅超结IGBT，其二极管集成在元胞内，p柱区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图21(b): 根据图18(b)，本发明的又一种槽栅半超结IGBT，其二极管集成在元胞内，p柱区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图22(a): 根据图18(a)，本发明的又一种槽栅超结IGBT，其二极管集成在元胞内，p柱区与一个轻掺杂的n区接触形成PN结，轻掺杂的n区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图22(b): 根据图18(b)，本发明的又一种槽栅半超结IGBT，其二极管集成在元胞内，p柱区与一个轻掺杂的n区接触形成PN结，轻掺杂的n区上有一个导体形成肖特基接触电极，该电极通过导线与发射极相连接；

图23: 图7(b)中本发明的半超结IGBT和图1(b)中传统半超结IGBT的I-V曲线；

图24: 图7(b)中本发明的半超结IGBT和图1(b)中传统半超结IGBT体内空穴浓度分布。

具体实施方式

下面结合附图对本发明进行详细的描述。

图1(a)给出的是传统平面栅超结IGBT结构示意图，图1(b)给出的是传统槽栅半超结IGBT结构示意图。半超结IGBT与超结IGBT的主要区别在于n柱区（1n区31）及p柱区（1p区46）与缓冲区（n区20）之间还有一个用于承受部分外加电压的辅助层（n-assist区21）。在图1(a)和图1(b)中，当栅极（G）上施加的电压超过阈值电压时，栅介质（60）下方的基区（p-base区50）表面形成电子沟道（电子积累层），这个电子积累层将发射区（n⁺区51）与n柱区（1n区31）连通；如果集电极（C）上施加一个正电压，体内会有一个从集电极（C）指向发射极（E）的电场，于是电子可以从发射极（E）进入发射区（n⁺区51），然后经过电子沟道进入n柱区（1n区31），再进入缓冲区（n区20）；当集电极（C）上施加的正电压超过pn结的导通电压时，大量的电子就可以从缓冲区（n区20）进入集电区（p区10）并被集电极（C）收集形成电子电流；于是，也会有大量的空穴从集电极（C）进入集电区（p区10），再进入缓冲区（n区20）、n柱区（1n区31）；由于基区（p-base区50）以及p柱区（1p区46）与n柱区（1n区31）形成的PN结为反偏结，而p柱区（1p区46）与n柱区（1n区31）形成的PN结的面积很大，因而进入n柱区（1n区31）的空穴就很容易被p柱区（1p区46）收集，然后再进入基区（p-base区50），被发射极（E）收集形成空穴电流。由于空穴很容易被p柱区（1p区46）收集，因而在n柱区（1n区31）中靠近p柱区（1p区46）附近的空穴浓度会比较低，同样位置的电子浓度也会相应比较低，于是这部分区域上的电压降比较高。本发明的主要目的之一是为了增强少数载流子在靠近p柱区（1p区46）附近的存储效果，从而降低超结IGBT的导通压降。

另外，超结结构的耐压很容易受到电荷非平衡的影响。如果出现电荷非平衡，即n柱区（1n区31）中的有效施主杂质总数与p柱区（1p区46）中的有效受主杂质总数不相等，比如有20%的差别，那么耐压会大幅度的降低。本发明的主要目的之二是为了提高超结IGBT的击穿电压抵抗电荷非平衡影响的能力。

本发明的技术适用于超结和半超结IGBT中的任何一种，也适用于平面栅和槽栅IGBT中的任何一种。

在图2中，p柱区（2p区41）采用的是具有比其它半导体区更高禁带宽度的半导体材料。如果其它半导体区采用的是Si材料，则p柱区（2p区41）可以采用SiC（3C-SiC、4H-SiC、6H-SiC等）、GaN、SiCN、金刚石、GaAs等禁带宽度比Si更高的半导体材料，p柱区（2p区41）可以是单晶、多晶或非晶材料。另外，发射极E并不与p柱区（2p区41）直接接触，而是与基区（p-base区51）直接接触。

由于p柱区（2p区41）的禁带宽度比n柱区（1n区31）的禁带宽度高，因而p柱区（2p区41）比n柱区（1n区31）更不容易发生击穿。于是，在某一些电荷非平衡条件下，比如p柱区（1p区41）中的有效受主杂质总数大于n柱区（1n区31）中的有效施主杂质总数时，虽然p柱区（1p区41）中多余的有效受主杂质会增加p柱区（1p区41）中的电场，但p柱区（1p区41）仍不会发生击穿。因此，超结IGBT的击穿电压抵抗电荷非平衡影响的能力得到提高。

又由于p柱区（2p区41）的禁带宽度比基区（p-base区50）的禁带宽度高，因而p柱区（2p区41）与基区（p-base区50）形成的异质结会阻挡空穴从p柱区（2p区41）进入基区（p-base区50）。如果等效成pn结来看，那么p柱区（2p区41）可看成是p型区，而基区（p-base区50）可看成是“n型区”，只是这个“n型区”不会注入电子。于是，在正向导通时，p柱区（2p区41）的电位会比基区（p-base区50）的电位高，比如高0.9V。由于p柱区（2p区41）的电位比较高，甚至高于n柱区（1n区31）的电位，n柱区（1n区31）中的空穴就不太容易被p柱区（2p区41）收集，因此空穴及电子在靠近p柱区（2p区41）附近的存储效果就得到增强，超结IGBT的导通压降也就可以降低。

在图3中，与图2的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21），辅助层（n-assist区21）可以承受一部分外加电压。需补充说明的是，辅助层（n-assist区21）与n柱区（1n区31）的掺杂浓度可以相同，也可以不同，辅助层（n-assist区21）的厚度可以小于n柱区（1n区31）的厚度，也可以与n柱区（1n区31）的厚度相当。 为了便于区分，这里把没有辅助层（n-assist区21）的结构称为超结IGBT，而把有辅助层（n-assist区21）的结构称为半超结IGBT。

在图4(a)中，与图2的结构的主要区别在于，p柱区（2p区41）之上有一个较重掺杂的p型区（2p⁺区42），p柱区（2p区41）不与基区（p-base区50）接触，而较重掺杂的p型区（2p⁺区42）与基区（p-base区50）直接接触形成异质结。需补充说明的是，较重掺杂的p型区（2p⁺区42）通常不耐压，其底部平面和基区（p-base区50）底部平面可以近似看为等势面。对于图2和图3结构，在某些设计下可能会在基区（p-base区50）与p柱区（2p区41）接触面的底角处发生电场集中效应，降低击穿电压。图4(a)中采用较重掺杂的p型区（2p⁺区42）的主要目的是削弱这种电场集中效应。

在图4(b)中，与图4(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图5(a)中，与图4(a)的结构的主要区别在于，不只是较重掺杂的p型区（2p⁺区42）与基区（p-base区50）直接接触，p柱区（2p区41）也与基区（p-base区50）直接接触。

在图5(b)中，与图5(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图6(a)中，与图2的结构的主要区别在于，采用的是槽栅结构。需补充说明的是，槽栅结构中的导体区（52）的底部平面可以与基区（p-base区50）底部平面持平，也可以低于基区（p-base区50）底部平面，即槽栅结构也可以深入n柱区（1n区31）中。当然，如果槽栅结构太深入n柱区（1n区31）中，导体区（52）的底角处容易出现电场集中效应，降低击穿电压。

在图6(b)中，与图3的结构的主要区别在于，采用的是槽栅结构。

在图7(a)中，与图4(a)的结构的主要区别在于，采用的是槽栅结构。

在图7(b)中，与图4(b)的结构的主要区别在于，采用的是槽栅结构。

在图8(a)中，与图5(a)的结构的主要区别在于，采用的是槽栅结构。

在图8(b)中，与图5(b)的结构的主要区别在于，采用的是槽栅结构。

图9给出的是本发明的超结IGBT的耐压层的一种元胞形状，其中采用的是条形元胞；以图2为例，沿着AAꞌ的横截面即是这里给出的元胞形状示意图。

图10(a)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其中采用的是n柱区（1n区31）包围p柱区（2p区41）的矩形元胞。

图10(b)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其中采用的是p柱区（2p区41）包围n柱区（1n区31）的矩形元胞。

图11(a)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是n柱区（1n区31）包围六角形p柱区（2p区41）的六角形元胞。

图11(b)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是p柱区（2p区41）包围六角形n柱区（1n区31）的六角形元胞。

图12(a)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是n柱区（1n区31）包围圆形p柱区（2p区41）的六角形元胞。

图12(b)给出的是本发明的超结IGBT的耐压层的又一种元胞形状，其采用的是p柱区（2p区41）包围圆形n柱区（1n区31）的六角形元胞。

在图13(a)中，与图7(a)的结构的主要区别在于，其n柱区（1n区31）中间有一个轻掺杂的n型漂移区（1n-区32）。需补充说明的是，n型漂移区（1n-区32）的掺杂浓度通常远小于n柱区（1n区31）的掺杂浓度，形成该结构中的n柱区（1n区31）的工艺可以是在一个以轻掺杂的n型漂移区（1n-区32）为衬底的材料上做深槽刻蚀，并对深槽侧墙做小角度离子注入。通常用这种工艺制作出来的n柱区（1n区31）会有比较小的宽度和比较高的掺杂浓度。

在图13(b)中，与图13(b)的结构的主要区别在于，耐压层（由1n区31和2p区41构成）以及轻掺杂的n型漂移区（1n-区32）与缓冲区（n区20）之间有一个辅助层（n-assist区21），而且p柱区（2p区41）底部被n柱区（1n区31）包围。需补充说明的是，在特别情形下，辅助层（n-assist区21）的掺杂浓度可以与轻掺杂的n型漂移区（1n-区32）的掺杂浓度相同，这时辅助层（n-assist区21）实质上与轻掺杂的n型漂移区（1n-区32）是同一块区域。

在图14(a)中，与图7(a)的结构的主要区别在于，其p柱区（p区41）中间有一个填充区（i区43），该填充区（i区43）中是本征半导体材料。需补充说明的是，本征半导体材料可以是第一种半导体材料，也可以是第二种半导体材料，还可以是具有比第一种半导体材料更高禁带宽度的其它半导体材料；形成该结构中的p柱区（2p区41）的工艺可以是在一个以n柱区（1n区31）为衬底的材料上做深槽刻蚀，并在深槽中沉积p柱区。通常用这种工艺制作出来的p柱区（2p区41）会有比较小的宽度和比较高的掺杂浓度。

在图14(b)中，与图14(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图15(a)中，与图14(a)的结构的主要区别在于，填充区（S-区44）中是轻掺杂的半导体材料（可以是n型，也可以是p型）。

在图15(b)中，与图15(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图16(a)中，与图14(a)的结构的主要区别在于，填充区（I区45）中是绝缘介质材料，而且没有2p⁺区42。需补充说明的是，该结构中很显然也可以有2p⁺区42。另外，绝缘介质材料需要有着比第一种半导体材料更高的临界击穿电场；如果第一种半导体材料是Si，那么绝缘介质材料可以选用SiO₂、Al₂O₃、HfO₂、TiO₂等介质材料。

在图16(b)中，与图16(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图17(a)中，与图6(a)的结构的主要区别在于，p柱区（2p区41）与n柱区（1n区31）及基区（p-base区50）之间有一层薄的绝缘介质层（62），p柱区（2p区41）通过一个二极管（70）与发射极E相连接。需补充说明的是，薄的绝缘介质层（62）可以避免p柱区（2p区41）与n柱区（1n区31）在高温工艺过程中的杂质扩散补偿。另外，在导通时，p柱区（2p区41）与发射极E之间的二极管可以提高p柱区（2p区41）的电位，从而增强少数载流子在靠近p柱区（1p区41）附近的存储效果。

在图17(b)中，与图17(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

在图18(a)中，与图17(a)的结构的主要区别在于，p柱区（2p区41）与n柱区（1n区31）及基区（p-base区50）之间没有一层薄的绝缘介质层（62），而p柱区（2p区41）与基区（p-base区50）之间有一个槽型栅极结构（由52和60构成）。这样的结构也能增强少数载流子在靠近p柱区（1p区41）附近的存储效果。

在图18(b)中，与图18(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

图19(a)是根据图17(a)给出的二极管集成在元胞内部的一种情形，p柱区（2p区41）上有一个导体4形成肖特基接触电极4，该电极4通过导线与发射极E连接。

在图19(b)中，与图19(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

图20(a) 是根据图17(a)给出的二极管集成在元胞内部的又一种情形，p柱区（2p区41）与一个轻掺杂的n型区（2n-区45）接触形成PN结，轻掺杂的n型区（2n-区45）上有一个导体5形成肖特基接触电极5，该电极5通过导线与发射极E连接。需补充说明的是，这样的结构也可以在导通时抬高p柱区（2p区41）的电位，p柱区的电位主要取决于PN结的导通电压和轻掺杂的n型区（2n-区45）的穿通电压。另外，由于轻掺杂的n型区（2n-区45）的有效施主杂质总数远小于p柱区（2p区41）的有效受主杂质总数，n型区（2n-区45）几乎不会向p柱区（2p区41）注入电子，因而不会有寄生的PNPN晶闸管效应。

在图20(b)中，与图20(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

图21(a) 是根据图18(a)给出的二极管集成在元胞内部的一种情形，p柱区（2p区41）上有一个导体4形成肖特基接触电极4，该电极4通过导线与发射极E连接。

在图21(b)中，与图21(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

图22(a) 是根据图18(a)给出的二极管集成在元胞内部的又一种情形，p柱区（2p区41）与一个轻掺杂的n型区（2n-区45）接触形成PN结，轻掺杂的n型区（2n-区45）上有一个导体5形成肖特基接触电极5，该电极5通过导线与发射极E连接。

在图22(b)中，与图22(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（1n区31）及p柱区（2p区41）之间有一个辅助层（n-assist区21）。

为了说明本发明的超结IGBT相对于传统超结IGBT（图1(a)和图1(b)）的优越性，这里以图7(b)中的槽栅半超结IGBT结构为例与图1(b)中的传统槽栅半超结IGBT做数值仿真计算的对比。数值仿真采用的是MEDICI仿真软件。仿真中的设置如下，图1(b)结构采用的是Si材料，图7(b)结构也主要采用的是Si材料，只是p柱区（2p区41）采用的是3C-SiC材料，仿真采用的是半个元胞（图7(b)和图1(b)的中心对称轴的右边部分），电子和空穴的少子寿命均为5 μs，半个元胞的宽度是8 μm，导体区52采用的是n-poly，其宽度和厚度分别为1.9 μm和2.4 μm，绝缘层60采用的是SiO₂，其厚度为0.1μm，基区（p-base区50）的厚度和掺杂浓度分别为1.8μm和3×10¹⁷>-3，发射区（n⁺区51）的宽度、厚度和掺杂浓度分别为0.8μm、0.8μm和2×10¹⁹>-3，n柱区及p柱区的厚度和掺杂浓度均分别为85.7>15>-3，辅助层（n-assist区21）的厚度和掺杂浓度分布为5μm和3×10¹⁵>-3，缓冲区（n区20）的厚度和掺杂浓度分别为2μm和2×10¹⁶>-3，集电区（p区10）的厚度和掺杂浓度分别为1μm和4×10¹⁸cm^-3。图1(b)中的基区（p-base区50）的宽度是6>+区的宽度、厚度和掺杂浓度分别是4μm、1.8μm和3×10¹⁷>-3。仿真得到两种IGBT的击穿电压均为1265>

图21给出的是图7(b)中本发明的槽栅半超结IGBT和图1(b)中传统槽栅半超结IGBT的正向导通I-V曲线，两者施加的栅压均为15>2下，图7(b)中本发明的IGBT的导通压降为1.17V，比图1(b)中传统IGBT的导通压降（1.42>

图22给出的是图7(b)中本发明的槽栅半超结IGBT和图1(b)中传统槽栅半超结IGBT在导通电压为1.2V情形下沿着x>x>

以上对本发明做了许多实施例说明，其所述的N型半导体材料可看作是第一导电类型的半导体材料，而P型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的N型与P型均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。