一种低功耗无片外电容型低压差线性稳压器

摘要

一种低功耗无片外电容型低压差线性稳压器，属于电源管理技术领域。采用共栅极输入对和跨导增强的误差放大器电路通过对信号的两路放大，将跨导进行k1*k2倍的放大，没有引入低频的零级点，同步增大了增益和带宽，采用共栅极的输入对在保证低功耗的同时增强摆率，同时有利于将输出极点推到更高频，实现更高的带宽；高通检测网络提升瞬态响应，减小了瞬态变化时输出电压V

说明书

技术领域

本发明属于电源管理技术领域，具体涉及一种无片外电容型低压差线性稳压器(CAPLESS-LDO)的设计。

背景技术

低压差线性稳压器(LDO)具有低功耗、低噪声、占用芯片面积小等特点，已经广泛应用于可移动电子设备。而无片外电容型的LDO(即Capless-LDO)因为其可集成的优点，更加广泛的使用于片上系统(SOC：system-on-chip)。

无片外电容型低压差线性稳压器Capless-LDO与典型的低压差线性稳压器LDO架构相同，具体包括：误差放大器EA(Error Amplifier)、调整管M_P、R_F1和R_F2构成的电阻分压反馈网络、负载电流源Iload和输出电容C_O。两种低压差线性稳压器LDO的最大差距在于输出电容C_O的大小，相比于带片外电容的低压差线性稳压器LDO一般使用微法(uF)级的陶瓷电容，无片外电容型低压差线性稳压器Capless-LDO的输出电容C_O一般由片上系统SOC内部各模块的电源总线的寄生电容构成，通常情况下小于100pF。由于小的输出电容在负载切换时不能提供足够的电流，无片外电容型低压差线性稳压器Capless-LDO要求更快的环路调整，避免过大的过冲电压和下冲电压。因此无片外电容型低压差线性稳压器Capless-LDO的发展需求除了低功耗外，还要求瞬态响应更快速。

发明内容

本发明提供一种无片外电容的低压差线性稳压器LDO电路，具有低功耗和快速瞬态响应的特点，尤其适用于片上系统SOC。

本发明的技术方案为：

一种低功耗无片外电容型低压差线性稳压器，包括瞬态增强电路、含高通检测网络的误差放大器电路、缓冲器电路、调整管M_P、输出电容C₀和负载电流源Iload，

所述误差放大器电路包括由第一PMOS管PM1和第二PMOS管PM2构成的共栅极输入对、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、密勒电容C_C和调零电阻R_Z，

所述高通检测网络包括串联的第四电阻R_A和第二电容C_A，其串联点接第四PMOS管PM4的栅极，第四电阻R_A的另一端接第一偏置电压V_B1，第二电容C_A的另一端接输出电压V_OUT；

第一NMOS管NM1的栅漏短接并连接第一PMOS管PM1的漏极、第三NMOS管NM3和第九NMOS管MP9的栅极，第二PMOS管PM2的栅漏短接并连接第一PMOS管PM1的栅极和第二NMOS管NM2的漏极，第一PMOS管PM1的源极接调整管M_P的漏极，第二NMOS管NM2的栅极接第二偏置电压V_B2，

第四NMOS管NM4的栅漏短接并连接第五NMOS管NM5的栅极、第三NMOS管NM3和第四PMOS管PM4的漏极，第六PMOS管PM6的栅漏短接并连接第七PMOS管PM7的栅极、第五NMOS管NM5和第五PMOS管PM5的漏极，第五PMOS管PM5的栅极接第一偏置电压V_B1，第七NMOS管NM7的栅漏短接并连接第八NMOS管NM8的栅极、第六NMOS管NM6和第七PMOS管PM7的漏极，第六NMOS管NM6的栅极接第二偏置电压V_B2，第四PMOS管PM4的源极接第五PMOS管PM5、第六PMOS管PM6和第七PMOS管PM7的源极，

第八PMOS管PM8的栅漏短接并连接第九PMOS管PM9的栅极和第九NMOS管NM9的漏极，第十一NMOS管NM11的栅漏短接并连接第十二NMOS管NM12的栅极、第九PMOS管PM9和第十NMOS管NM10的漏极，第十NMOS管NM10的栅极接第二偏置电压V_B2，第十一PMOS管PM11的栅漏短接并连接第十二PMOS管PM12的栅极、第十PMOS管PM10和第十二NMOS管NM12的漏极，第十PMOS管PM10的栅极接第一偏置电压V_B1，

第八NMOS管NM8和第十二PMOS管PM12的漏极相连并连接调整管M_P的栅极，密勒电容C_C的一端连接调整管M_P的栅极，另一端通过调零电阻R_Z后连接调整管M_P的漏极，第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12和调整管M_P的源极接输入电压V_IN，第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11和第十二NMOS管NM12的源极接地；

所述第八PMOS管PM8和第九PMOS管PM9构成一对电流镜，镜像比为1：k₁，第十一NMOS管NM11和第十二NMOS管NM12构成一对电流镜，镜像比为1：k₂，第十一PMOS管PM11和第十二PMOS管PM12构成一对电流镜，镜像比为1：1，第四NMOS管NM4和第五NMOS管NM5构成一对电流镜，镜像比为1：k₁，第六PMOS管PM6和第七PMOS管PM7构成一对电流镜，镜像比为1：k₂，第七NMOS管NM7和第八NMOS管NM8构成一对电流镜，镜像比为1：1；

所述瞬态增强电路包括第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第二电阻R₂和第三电阻R₃，

第十三NMOS管NM13的栅极连接所述误差放大器电路中第三NMOS管NM3的栅极，第十四NMOS管NM14的栅漏短接并连接第十五NMOS管NM15的栅极、第十三NMOS管NM13和第十三PMOS管PM13的漏极，第十四NMOS管NM14的源极通过第三电阻R3后接地，第十三PMOS管PM13与所述误差放大器电路中第四PMOS管PM4的栅极互连，其源极也互连，

第十六NMOS管NM16的栅极连接所述误差放大器电路中第九NMOS管NM9的栅极，第十五PMOS管PM15的栅漏短接并连接第十六PMOS管PM16的栅极、第十六NMOS管NM16和第十四PMOS管PM14的漏极，第十四PMOS管PM14和第十六PMOS管PM16的源极接输入电压V_IN，其栅极接所述误差放大器电路中第四PMOS管PM4的栅极，第十五PMOS管PM15的源极通过第二电阻R2后接输入电压V_IN，第十三NMOS管NM13、第十五NMOS管NM15和第十六NMOS管NM16的源极接地，第十五NMOS管NM15和第十六PMOS管PM16的漏极互连并连接调整管M_P的栅极，调整管M_P的漏极作为所述低压差线性稳压器的输出端并通过输出电容C₀和负载电流源Iload的并联结构后接地；

所述缓冲器电路的输入端接基准电压VREF，其输出端接所述误差放大器中第二PMOS管PM2的源极。

具体的，所述缓冲器电路包括第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19、第十七PMOS管PM17、第十八PMOS管PM18、第三PMOS管PM3、第一电容C₁和第一电阻R₁，

第十八NMOS管NM18和第十九NMOS管NM19的源极互相并连接第十七NMOS管NM17的漏极，第十七NMOS管NM17的栅极接第二偏置电压V_B2，其源极接地；第十八NMOS管NM18的栅极作为所述缓冲器电路的输入端，其漏极连接第十七PMOS管PM17的漏极和第三PMOS管PM3的栅极；第十九NMOS管NM19的栅极接第三PMOS管PM3的漏极并作为所述缓冲器电路的输出端，第十八PMOS管PM18的栅漏短接并连接第十七PMOS管PM17的栅极和第十九NMOS管NM19的漏极，第三PMOS管PM3、第十七PMOS管PM17和第十八PMOS管PM18的源极接输入电压V_IN，第一电容C₁的一端连接第三PMOS管PM3的漏极，另一端通过第一电阻R₁后连接第三PMOS管PM3的栅极。

具体的，所述k₁为3或4。

具体的，所述k₂为3或4。

本发明的有益效果：本发明提出的无片外电容的低压差线性稳压器LDO电路，具有瞬态响应速度快和低功耗的特点，尤其适用于片上系统SOC，对片上系统SOC的设计与应用起到了推动作用；误差放大器电路通过对信号的两路放大，将跨导进行k1*k2倍的放大，同时没有引入低频的零级点，同步增大了增益和带宽；误差放大器电路采用共栅极的输入对第一PMOS管PM1和第二PMOS管PM2，在保证低功耗的同时增强摆率，同时有利于将输出极点(环路的次极点)推到更高频，实现更高的带宽；高通检测网络提升瞬态响应，减小了瞬态变化时输出电压V_OUT出现的下冲电压，进一步拓展带宽；瞬态增强电路提供一个更加快速的通路，在负载稳定的时候不工作，不影响主环路的调整，在瞬态的时候，用来提高更大的动态环路增益，增强低压差线性稳压器LDO的瞬态响应速度。

附图说明

图1为低压差线性稳压器LDO基本架构示意图。

图2为本发明提供的一种快速瞬态响应的低功耗无片外电容型低压差线性稳压器LDO电路图。

图3为无高通网络的环路频率响应波特图。

图4为含高通网络的环路频率响应波特图。

图5为轻载跳重载时环路调整图示。

图6为重载跳轻载时环路调整图示。

具体实施方式

下面结合图示对本发明的具体实施方式与原理做进一步阐述。

本发明主要采用了共栅极输入对和跨导增强的误差放大器，和高通检测网络来拓展环路带宽，增强摆率，改善瞬态响应，尤其适用与片上系统但不止于片上系统。

本发明提出的无片外电容低压差线性稳压器LDO具体电路如图2所示，本发明在误差放大器的主体结构里采用了跨导增强技术，其实现方案为：图2所示误差放大器上半部分中，第八PMOS管PM8的栅漏短接并连接第九PMOS管PM9的栅极和第九NMOS管NM9的漏极，第十一NMOS管NM11的栅漏短接并连接第十二NMOS管NM12的栅极、第九PMOS管PM9和第十NMOS管NM10的漏极，第十NMOS管NM10的栅极接第二偏置电压V_B2，第十一PMOS管PM11的栅漏短接并连接第十二PMOS管PM12的栅极、第十PMOS管PM10和第十二NMOS管NM12的漏极，第十PMOS管PM10的栅极接第一偏置电压V_B1，第八PMOS管PM8和第九PMOS管PM9构成一对电流镜，镜像比为1：k₁，第十一NMOS管NM11和第十二NMOS管NM12构成一对电流镜，镜像比为1：k₂，第十一PMOS管PM11和第十二PMOS管PM12构成一对电流镜，镜像比为1：1。图2中误差放大器下半部分中，第四NMOS管NM4的栅漏短接并连接第五NMOS管NM5的栅极、第三NMOS管NM3和第四PMOS管PM4的漏极，第六PMOS管PM6的栅漏短接并连接第七PMOS管PM7的栅极、第五NMOS管NM5和第五PMOS管PM5的漏极，第五PMOS管PM5的栅极接第一偏置电压V_B1，第七NMOS管NM7的栅漏短接并连接第八NMOS管NM8的栅极、第六NMOS管NM6和第七PMOS管PM7的漏极，第六NMOS管NM6的栅极接第二偏置电压V_B2，第四PMOS管PM4的源极接第五PMOS管PM5、第六PMOS管PM6和第七PMOS管PM7的源极，第四NMOS管NM4和第五NMOS管NM5构成一对电流镜，镜像比为1：k₁，第六PMOS管PM6和第七PMOS管PM7构成一对电流镜，镜像比为1：k₂，第七NMOS管NM7和第八NMOS管NM8构成一对电流镜，镜像比为1：1。第一NMOS管NM1的栅漏短接并连接第一PMOS管PM1的漏极、第三NMOS管NM3和第九NMOS管MP9的栅极，第二PMOS管PM2的栅漏短接并连接第一PMOS管PM1的栅极和第二NMOS管NM2的漏极，第一PMOS管PM1的源极接调整管M_P的漏极，第二NMOS管NM2的栅极接第二偏置电压V_B2，第八NMOS管NM8和第十二PMOS管PM12的漏极相连并连接调整管M_P的栅极，密勒电容C_C的一端连接调整管M_P的栅极，另一端通过调零电阻R_Z后连接调整管M_P的漏极，第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12和调整管M_P的源极接输入电压V_IN，第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11和第十二NMOS管NM12的源极接地。

高通检测网络包括串联的第四电阻R_A和第二电容C_A，其串联点接第四PMOS管PM4的栅极，第四电阻R_A的另一端接第一偏置电压V_B1，第二电容C_A的另一端接输出电压V_OUT。缓冲器电路的输入端接基准电压VREF，其输出端接误差放大器中第二PMOS管PM2的源极。

误差放大器电路中共栅极输入对的电路实现方案为：调整管M_P的漏极连接第一PMOS管PM1的源极，第一PMOS管PM1和第二PMOS管PM2的栅极相连，第二PMOS管PM2的栅漏短接，第一PMOS管PM1和第二PMOS管PM2构成了共栅极的输入对。第二PMOS管PM2的源极接通过缓冲器电路后的等效基准电压VREF，第二PMOS管PM2的漏极接到第二NMSO管NM2的漏极，第二NMOS管NM2的栅极接第二偏置电压V_B2，保证第二NMOS管NM2通过电流为单股偏置电流I_B，第二NMOS管NM2的源极接地。第一PMOS管PM1的漏极接到第一NMOS管NM1的漏极，第一NMOS管NM1栅漏短接，将栅极接到第三NMOS管NM3和第九NMOS管NM9的栅极，第一NMOS管NM1分别和第三NMOS管NM3和第九NMOS管NM9形成电流镜。小信号从第一NMOS管NM1的漏端和第一PMOS管PM1的漏端流出，分为两路流进误差放大器的上下部分，一路经过第三NMOS管NM3，第四NMOS管NM4，第五NMOS管NM5，第六PMOS管PM6，第七PMOS管PM7，第七NMOS管NM7，第八NMOS管NM8；另一路是经过第九NMOS管NM9，第八PMOS管PM8，第九PMOS管PM9，第十一NMOS管NM11，第十二NMOS管NM12，第十一NMOS管PM11，第十二PMOS管PM12。小信号电流在调整管M_P的栅极汇合，共同调整调整管M_P的栅极电压。在稳态的情况下，信号电流通过两级放大，相当于将跨导进行k1*k2倍的放大，同时没有引入低频的零极点，同步增大了增益和带宽。但是因为最大带宽受到次极点的限制，所以k1，k2的值不能取得过大，建议取3～4。第五PMOS管PM5，第四PMOS管PM4，第十PMOS管PM10，第六NMOS管NM6，第十NMOS管NM10的作用是将前级较大的偏置电流减掉，避免静态电流也经过电流镜逐级放大，增大静态功耗。

环路完整的传输函数为：

其中g_mp1、g_mp4分别代表第一PMOS管PM1和第四PMOS管PM4管的跨导，R_OA代表误差放大器EA的输出电阻，C_g代表功率管M_P的等效的栅极电容，g_mp代表功率管M_P的跨导，R_O代表该低压差线性稳压器LDO的输出电阻，C_O代表该低压差线性稳压器LDO的输出电容。(S是传输函数中的变量，是一个用于衡量频率的量，一般在电路系统中S＝jw，其中w是角频率，j是虚数单位。)

误差放大器EA的输入对采用共栅极的输入对第一PMOS管PM1和第二PMOS管PM2，在保证低功耗的同时增强摆率，同时有利于将输出极点(环路的次极点)推到更高频，实现更高的带宽。一般的误差放大器采用共源极的差分对，差分对共用一个尾电流源，为了保证低功耗的设计，一般尾电流不能太大，然而在瞬态切换的时候，误差放大器EA的最大输出电流受限于尾电流的大小。尾电流限制了摆率，同时也就限制了低压差线性稳压器LDO的瞬态响应。共栅极输入对在稳态的时候和共源极的输入对工作原理相似，第一PMOS管PM1和第二PMOS管PM2的源极电压因为环路调整钳位相等，栅极电压也相同，因此静态电流相同，均为偏置电流I_B。如图6所示，在负载从重载往轻载跳转的时候，输出电压V_OUT的电压上升，第一PMOS管PM1的栅源电压的值|V_GS|增大，导致流过第一PMOS管PM1的电流增大，这股电流经过后级逐级放大成为误差放大器EA的最大输出电流，第一PMOS管PM1的电流不会受限于偏置电流I_B，而是可以远大于偏置电流I_B，这样误差放大器EA的最大输出电流也就不会因为偏置电流I_B而受限，因此共栅极的输入对保证低静态功耗的情况下同时可以达到较高的摆率，不会限制瞬态的性能，再通过后面跨导增强结构的逐级放大，使摆率增大，改善瞬态响应。

另外，由于输出极点由输出端的阻抗和输出电容决定，从第一PMOS管PM1的源端看进去的阻抗是一个较低的等效电阻，其值为1/g_mp1，其中g_mp1为第一PMOS管的跨导，原来的输出阻抗并联该阻抗会减小整个等效阻抗，有利于将输出极点推向更高频，在保证足够的相位裕度下，可以设计更高的带宽，更加利于瞬态增强。

在输出电压V_OUT降低的时候，误差放大器EA的最大输出电流不会因为共栅输入对得到相应的改善，所以本发明采用了高通网络来优化这种情况。图5是轻载跳重载的瞬态切换环路响应图，可说明高通网络提升瞬态响应的作用，其中Cg是调整管M_P的等效栅极电容。负载从轻载往重载切换时，输出电压V_OUT立刻下降，高通网络将输出电压V_OUT的变化耦合到第四PMOS管PM4的栅极电压V_A处，导致流过第四PMOS管PM4的电流增大，该电流通过后级逐级放大，得到一个更大的下拉电流，帮助调整管M_P的栅极电容C_g放电，尽快降低调整管M_P的栅极电压，使调整管M_P更快速的通过更大的电流，帮助输出电压V_OUT恢复。因此，高通网络的引入减小了瞬态变化时输出电压V_OUT出现的下冲电压。

高通网络在增益带宽积GBW附近引入了一对零极点对，左半平面的零点略小于极点，因此贡献了正的相位，在同样的相位裕度的情况下，进一步拓展了带宽。图3是不含高通网络的频响图，本发明采用了密勒补偿技术使主极点与次极点分离，并通过调零电阻R_Z将右半平面的零点推到极高频处。次极点在最轻载的情况下低到增益带宽积GBW处，可保证最差的相位裕度大于45度。图4是包含了高通网络的频响图，可以看到因为高通网络引入的“先零后极”的补偿，使得带宽进一步拓展。

图2中的瞬态增强电路提供一个更加快速的通路，在负载稳定的时候不工作，不影响主环路的调整，在瞬态的时候，用来提高更大的动态环路增益，增强低压差线性稳压器LDO的瞬态响应速度。

由于基准电压VREF一般不直接接到源极，所以本实施例中基准电压VREF经过一个缓冲器电路后接到第二PMOS管的源极，如图2所示，本实施例中采用的缓冲器电路包括第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19、第十七PMOS管PM17、第十八PMOS管PM18、第三PMOS管PM3、第一电容C₁和第一电阻R₁，第十八NMOS管NM18和第十九NMOS管NM19的源极互相并连接第十七NMOS管NM17的漏极，第十七NMOS管NM17的栅极接第二偏置电压V_B2，其源极接地；第十八NMOS管NM18的栅极作为所述缓冲器电路的输入端，其漏极连接第十七PMOS管PM17的漏极和第三PMOS管PM3的栅极；第十九NMOS管NM19的栅极接第三PMOS管PM3的漏极并作为所述缓冲器电路的输出端，第十八PMOS管PM18的栅漏短接并连接第十七PMOS管PM17的栅极和第十九NMOS管NM19的漏极，第三PMOS管PM3、第十七PMOS管PM17和第十八PMOS管PM18的源极接输入电压V_IN，第一电容C₁的一端连接第三PMOS管PM3的漏极，另一端通过第一电阻R₁后连接第三PMOS管PM3的栅极。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。