利用灵敏放大型逻辑的防御差分功耗分析加法器

摘要

本发明公开了一种利用灵敏放大型逻辑的防御差分功耗分析加法器，由四个二输入与非/与门、八个二输入异或/同或门、二十二个反相器和超前进位产生电路构成加法器；优点是采用TSMC 65nm CMOS工艺，通过Spectre工具对电路进行仿真分析，实验结果表明本发明的加法器具有正确的逻辑功能，相比传统加法器电路在功耗独立性能提升97％，能够有效的抵御差分功耗分析。

说明书

技术领域

本发明涉及一种加法器，尤其是涉及一种利用灵敏放大型逻辑的防御差分功耗分析加法器。

背景技术

随着集成电路和计算机技术的发展，密码器件广泛应用于智能卡、电子商务等领域，极大地保证了系统的安全。然而，密码器件在处理不同数据时，其能量消耗、运行时间和电磁辐射等物理信息与所处理的数据具有一定的相关性。于是，攻击者通常利用这些物理信息攻击密码器件获取密钥信息，此方法被称为旁道攻击(Side Channel Attack,SCA)。在一系列旁道攻击技术中，差分功耗分析(Differential Power Analysis,DPA)技术是一种常见且很有效的旁道攻击方法，严重威胁到密码器件的安全性。近年来人们提出了许多差分动态双轨预充逻辑实现抗DPA攻击，例如三态双轨预充逻辑(Three-Phase Dual-Rail Pre-charge Logic,TDPL)、绝热动态差分逻辑(Adiabatic Dynamic Differential Logic,ADDL)和灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)等。相比SABL，TDPL通过引入额外的放电阶段平衡功耗，使其能量消耗增大，若攻击者修改时钟生成单独的放电阶段功耗，则大大降低TDPL抗DPA攻击性能；ADDL时序控制复杂，且与CMOS电路交互时需设计复杂的接口电路。由于具有很好的抗DPA攻击性能、与CMOS电路兼容性好等优点，SABL逐渐成为防御DPA攻击的主要方法。

加法运算是最常用的运算操作，理论上乘、减和除运算都能转化为加法运算。加法器是组成算术运算器的最基本部件，广泛应用于各种数字加密系统中处理不同字长的数据。由于静态互补CMOS电路只有在输出信号发生0→1翻转时才消耗能量，这种不对称的功耗特征为差分功耗分析成功破解传统密码器件提供了突破口。

鉴此，利用SABL消耗能量与所处理数据相互独立的特征，设计一种能够防御DPA攻击的利用灵敏放大型逻辑的防御差分功耗分析加法器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种能够防御DPA攻击的利用灵敏放大型逻辑的防御差分功耗分析加法器。

本发明解决上述技术问题所采用的技术方案为：一种利用灵敏放大型逻辑的防御差分功耗分析加法器，包括第一二输入与非/与门、第二二输入与非/与门、第三二输入与非/与门、第四二输入与非/与门、第一二输入异或/同或门、第二二输入异或/同或门、第三二输入异或/同或门、第四二输入异或/同或门、第五二输入异或/同或门、第六二输入异或/同或门、第七二输入异或/同或门、第八二输入异或/同或门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一反相器、第二十二反相器和超前进位产生电路；所述的超前进位产生电路包括第五二输入与非/与门、第六二输入与非/与门、第七二输入与非/与门、第八二输入与非/与门、第九二输入与非/与门、第十二输入与非/与门、第十一二输入与非/与门、第十二二输入与非/与门、第十三二输入与非/与门、第十四二输入与非/与门、第一二输入或非/或门、第二二输入或非/或门、第三二输入或非/或门、第四二输入或非/或门、第五二输入或非/或门、第六二输入或非/或门、第一三输入或非/或门、第二三输入或非/或门、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第三十二反相器、第三十三反相器、第三十四反相器、第三十五反相器、第三十六反相器、第三十七反相器、第三十八反相器、第三十九反相器、第四十反相器、第四十一反相器、第四十二反相器、第四十三反相器、第四十四反相器、第四十五反相器、第四十六反相器、第四十七反相器、第四十八反相器、第四十九反相器和第五十反相器；所述的第一二输入与非/与门、所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门、所述的第十二二输入与非/与门、所述的第十三二输入与非/与门和所述的第十四二输入与非/与门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、与非逻辑输出端和与逻辑输出端；所述的第一二输入异或/同或门、所述的第二二输入异或/同或门、所述的第三二输入异或/同或门、所述的第四二输入异或/同或门、所述的第五二输入异或/同或门、所述的第六二输入异或/同或门、所述的第七二输入异或/同或门和所述的第八二输入异或/同或门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、同或逻辑输出端和异或逻辑输出端；所述的第一二输入或非/或门、所述的第二二输入或非/或门、所述的第三二输入或非/或门、所述的第四二输入或非/或门、所述的第五二输入或非/或门和所述的第六二输入或非/或门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、或非逻辑输出端和或逻辑输出端；所述的第一三输入或非/或门和所述的第二三输入或非/或门具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第三输入端、第三反相输入端、时钟端、或非逻辑输出端和或逻辑输出端；所述的第五二输入与非/与门的时钟端、所述的第六二输入与非/与门的时钟端、所述的第七二输入与非/与门的时钟端、所述的第八二输入与非/与门的时钟端、所述的第九二输入与非/与门的时钟端、所述的第十二输入与非/与门的时钟端、所述的第十一二输入与非/与门的时钟端、所述的第十二二输入与非/与门的时钟端、所述的第十三二输入与非/与门的时钟端、所述的第十四二输入与非/与门的时钟端、所述的第一二输入或非/或门的时钟端、所述的第二二输入或非/或门的时钟端、所述的第三二输入或非/或门的时钟端、所述的第四二输入或非/或门的时钟端、所述的第五二输入或非/或门的时钟端、所述的第六二输入或非/或门的时钟端、所述的第一三输入或非/或门的时钟端和所述的第二三输入或非/或门的时钟端连接且其连接端为所述的超前进位产生电路的时钟端；所述的第五二输入与非/与门的第一输入端、所述的第十一二输入与非/与门的第一输入端、所述的第十三二输入与非/与门的第一输入端和所述的第十四二输入与非/与门的第一输入端连接且其连接端为所述的超前进位产生电路的第四进位传输信号输入端，用于输入第四进位传输信号；所述的第五二输入与非/与门的第一反相输入端、所述的第十一二输入与非/与门的第一反相输入端、所述的第十三二输入与非/与门的第一反相输入端和所述的第十四二输入与非/与门的第一反相输入端连接且其连接端为所述的超前进位产生电路的第四反相进位传输信号输入端，用于输入第四反相进位传输信号；所述的第五二输入与非/与门的第二输入端和所述的第四二输入或非/或门的第二输入端连接且其连接端为所述的超前进位产生电路的第三进位产生信号输入端，用于输入第三进位产生信号；所述的第五二输入与非/与门的第二反相输入端和所述的第四二输入或非/或门的第二反相输入端连接且其连接端为所述的超前进位产生电路的第三反相进位产生信号输入端，用于输入第三反相进位产生信号；所述的第六二输入与非/与门的第一输入端、所述的第九二输入与非/与门的第一输入端和所述的第十二二输入与非/与门的第一输入端连接且其连接端为所述的超前进位产生电路的第三进位传输信号输入端，用于输入第三进位传输信号；所述的第六二输入与非/与门的第一反相输入端、所述的第九二输入与非/与门的第一反相输入端和所述的第十二二输入与非/与门的第一反相输入端连接且其连接端为所述的超前进位产生电路的第三反相进位传输信号输入端，用于输入第三反相进位传输信号；所述的第六二输入与非/与门的第二输入端和所述的第一三输入或非/或门的第三输入端连接且其连接端为所述的超前进位产生电路的第二进位产生信号输入端，用于输入第二进位产生信号；所述的第六二输入与非/与门的第二反相输入端和所述的第一三输入或非/或门的第三反相输入端连接且其连接端为所述的超前进位产生电路的第二反相进位产生信号输入端，用于输入第二反相进位产生信号；所述的第七二输入与非/与门的第一输入端和所述的第十二输入与非/与门的第一输入端连接且其连接端为所述的超前进位产生电路的第二进位传输信号输入端，用于输入第二进位传输信号；所述的第七二输入与非/与门的第一反相输入端和所述的第十二输入与非/与门的第一反相输入端连接且其连接端为所述的超前进位产生电路的第二反相进位传输信号输入端，用于输入第二反相进位传输信号；所述的第七二输入与非/与门的第二输入端和所述的第五二输入或非/或门的第二输入端连接且其连接端为所述的超前进位产生电路的第一进位产生信号输入端，用于输入第一进位产生信号；所述的第七二输入与非/与门的第二反相输入端和所述的第五二输入或非/或门的第二反相输入端连接且其连接端为所述的超前进位产生电路的第一反相进位产生信号输入端，用于输入第一反相进位产生信号；所述的第八二输入与非/与门的第一输入端所述的超前进位产生电路的第一进位传输信号输入端，用于输入第一进位传输信号；所述的第八二输入与非/与门的第一反相输入端所述的超前进位产生电路的第一反相进位传输信号输入端，用于输入第一反相进位传输信号；所述的第八二输入与非/与门的第二输入端所述的超前进位产生电路的低位进位信号输入端，用于输入低位进位信号；所述的第八二输入与非/与门的第二反相输入端所述的超前进位产生电路的反相低位进位信号输入端，用于输入反相低位进位信号；所述的第五二输入与非/与门的与非逻辑输出端和所述的第二十三反相器的输入端连接，所述的第五二输入与非/与门的与逻辑输出端和所述的第二十四反相器的输入端连接，所述的第六二输入与非/与门的与非逻辑输出端和所述的第二十五反相器的输入端连接，所述的第六二输入与非/与门的与逻辑输出端和所述的第二十六反相器的输入端连接，所述的第七二输入与非/与门的与非逻辑输出端和所述的第二十七反相器的输入端连接，所述的第七二输入与非/与门的与逻辑输出端和所述的第二十八反相器的输入端连接，所述的第八二输入与非/与门的与非逻辑输出端和所述的第二十九反相器的输入端连接，所述的第八二输入与非/与门的与逻辑输出端和所述的第三十反相器的输入端连接，所述的第九二输入与非/与门的与非逻辑输出端和所述的第三十一反相器的输入端连接，所述的第九二输入与非/与门的与逻辑输出端和所述的第三十二反相器的输入端连接，所述的第十二输入与非/与门的与非逻辑输出端和所述的第三十三反相器的输入端连接，所述的第十二输入与非/与门的与逻辑输出端和所述的第三十四反相器的输入端连接，所述的第十一二输入与非/与门的与非逻辑输出端和所述的第三十五反相器的输入端连接，所述的第十一二输入与非/与门的与逻辑输出端和所述的第三十六反相器的输入端连接，所述的第十二二输入与非/与门的与非逻辑输出端和所述的第三十七反相器的输入端连接，所述的第十二二输入与非/与门的与逻辑输出端和所述的第三十八反相器的输入端连接，所述的第十三二输入与非/与门的与非逻辑输出端和所述的第三十九反相器的输入端连接，所述的第十三二输入与非/与门的与逻辑输出端和所述的第四十反相器的输入端连接，所述的第十四二输入与非/与门的与非逻辑输出端和所述的第四十一反相器的输入端连接，所述的第十四二输入与非/与门的与逻辑输出端和所述的第四十二反相器的输入端连接，所述的第一二输入或非/或门的或非逻辑输出端和所述的第四十三反相器的输入端连接，所述的第一二输入或非/或门的或逻辑输出端和所述的第四十四反相器的输入端连接，所述的第二二输入或非/或门的或非逻辑输出端和所述的第四十五反相器的输入端连接，所述的第二二输入或非/或门的或逻辑输出端和所述的第四十六反相器的输入端连接，所述的第三二输入或非/或门的或非逻辑输出端和所述的第四十七反相器的输入端连接，所述的第三二输入或非/或门的或逻辑输出端和所述的第四十八反相器的输入端连接，所述的第四二输入或非/或门的或非逻辑输出端和所述的第四十九反相器的输入端连接，所述的第四二输入或非/或门的或逻辑输出端和所述的第五十反相器的输入端连接，所述的第二十三反相器的输出端和所述的第二二输入或非/或门的第一输入端连接，所述的第二十四反相器的输出端和所述的第二二输入或非/或门的第一反相输入端连接，所述的第二十五反相器的输出端、所述的第十一二输入与非/与门的第二输入端和所述的第四二输入或非/或门的第一输入端连接，所述的第二十六反相器的输出端、所述的第十一二输入与非/与门的第二反相输入端和所述的第四二输入或非/或门的第一反相输入端连接，所述的第二十七反相器的输出端、所述的第九二输入与非/与门的第二输入端和所述的第一三输入或非/或门的第二输入端连接，所述的第二十八反相器的输出端、所述的第九二输入与非/与门的第二反相输入端和所述的第一三输入或非/或门的第二反相输入端连接，所述的第二十九反相器的输出端、所述的第十二输入与非/与门的第二输入端和所述的第五二输入或非/或门的第一输入端连接，所述的第三十反相器的输出端、所述的第十二输入与非/与门的第二反相输入端和所述的第五二输入或非/或门的第一反相输入端连接，所述的第三十一反相器的输出端、所述的第十三二输入与非/与门的第二输入端和所述的第三二输入或非/或门的第二输入端连接，所述的第三十二反相器的输出端、所述的第十三二输入与非/与门的第二反相输入端和所述的第三二输入或非/或门的第二反相输入端连接，所述的第三十三反相器的输出端、所述的第十二二输入与非/与门的第二输入端和所述的第一三输入或非/或门的第一输入端连接，所述的第三十四反相器的输出端、所述的第十二二输入与非/与门的第二反相输入端和所述的第一三输入或非/或门的第一反相输入端连接，所述的第三十五反相器的输出端和所述的第一二输入或非/或门的第二输入端连接，所述的第三十六反相器的输出端和所述的第一二输入或非/或门的第二反相输入端连接，所述的第三十七反相器的输出端、所述的第十四二输入与非/与门的第二输入端和所述的第三二输入或非/或门的第一输入端连接，所述的第三十八反相器的输出端、所述的第十四二输入与非/与门的第二反相输入端和所述的第三二输入或非/或门的第一反相输入端连接，所述的第三十九反相器的输出端和所述的第一二输入或非/或门的第一输入端连接，所述的第四十反相器的输出端和所述的第一二输入或非/或门的第一反相输入端连接，所述的第四十一反相器的输出端和所述的第二三输入或非/或门的第一输入端连接，所述的第四十二反相器的输出端和所述的第二三输入或非/或门的第一反相输入端连接，所述的第四十三反相器的输出端和所述的第二三输入或非/或门的第二输入端连接，所述的第四十四反相器的输出端和所述的第二三输入或非/或门的第二反相输入端连接，所述的第四十五反相器的输出端和所述的第二三输入或非/或门的第三输入端连接，所述的第四十六反相器的输出端和所述的第二三输入或非/或门的第三反相输入端连接，所述的第四十七反相器的输出端和所述的第六二输入或非/或门的第一输入端连接，所述的第四十八反相器的输出端和所述的第六二输入或非/或门的第一反相输入端连接，所述的第四十九反相器的输出端和所述的第六二输入或非/或门的第二输入端连接，所述的第五十反相器的输出端和所述的第六二输入或非/或门的第二反相输入端连接，所述的第五二输入或非/或门的或非逻辑输出端为所述的超前进位产生电路的第一高位进位信号输出端，用于输出第一高位进位信号，所述的第五二输入或非/或门的或逻辑输出端为所述的超前进位产生电路的第一反相高位进位信号输出端，用于输出第一反相高位进位信号，所述的第一三输入或非/或门的或非逻辑输出端为所述的超前进位产生电路的第二高位进位信号输出端，用于输出第二高位进位信号；所述的第一三输入或非/或门的或逻辑输出端为所述的超前进位产生电路的第二反相高位进位信号输出端，用于输出第二反相高位进位信号；所述的第六二输入或非/或门的或非逻辑输出端为所述的超前进位产生电路的第三高位进位信号输出端，用于输出第三高位进位信号，所述的第六二输入或非/或门的或逻辑输出端为所述的超前进位产生电路的第三反相高位进位信号输出端，用于输出第三反相高位进位信号，所述的第二三输入或非/或门的或非逻辑输出端为所述的超前进位产生电路的第四高位进位信号输出端，用于输出第四高位进位信号；所述的第二三输入或非/或门的或逻辑输出端为所述的超前进位产生电路的第四反相高位进位信号输出端，用于输出第四反相高位进位信号；所述的第二二输入或非/或门的第二输入端为所述的超前进位产生电路的第四进位产生信号输入端，用于输入第四进位产生信号；所述的第二二输入或非/或门的第二反相输入端为所述的超前进位产生电路的第四反相进位产生信号输入端，用于输入第四反相进位产生信号；所述的第一二输入与非/与门的时钟端、所述的第二二输入与非/与门的时钟端、所述的第三二输入与非/与门的时钟端、所述的第四二输入与非/与门的时钟端、所述的第一二输入异或/同或门的时钟端、所述的第二二输入异或/同或门的时钟端、所述的第三二输入异或/同或门的时钟端、所述的第四二输入异或/同或门的时钟端、所述的第五二输入异或/同或门的时钟端、所述的第六二输入异或/同或门的时钟端、所述的第七二输入异或/同或门的时钟端、所述的第八二输入异或/同或门的时钟端和所述的超前进位产生电路的时钟端连接，所述的超前进位产生电路的低位进位信号输入端和所述的第五二输入异或/同或门的第二反相输入端连接且其连接端为所述的加法器的低位进位信号输入端；所述的超前进位产生电路的反相低位进位信号输入端和所述的第五二输入异或/同或门的第二输入端连接且其连接端为所述的加法器的反相低位进位信号输入端；所述的第一二输入与非/与门的第一输入端和所述的第一二输入异或/同或门的第一输入端连接且其连接端为所述的加法器的第一输入端，用于输入第一个四位加数信号的第一位信号；所述的第一二输入与非/与门的第一反相输入端和所述的第一二输入异或/同或门的第一反相输入端连接且其连接端为所述的加法器的第一反相输入端，用于输入第一个四位加数信号的第一位反相信号；所述的第一二输入与非/与门的第二输入端和所述的第一二输入异或/同或门的第二输入端连接且其连接端为所述的加法器的第二输入端，用于输入第二个四位加数信号的第一位信号，所述的第一二输入与非/与门的第二反相输入端和所述的第一二输入异或/同或门的第二反相输入端连接且其连接端为所述的加法器的第二反相输入端，用于输入第二个四位加数信号的第一位反相信号；所述的第二二输入与非/与门的第一输入端和所述的第二二输入异或/同或门的第一输入端连接且其连接端为所述的加法器的第三输入端，用于输入第一个四位加数信号的第二位信号；所述的第二二输入与非/与门的第一反相输入端和所述的第二二输入异或/同或门的第一反相输入端连接且其连接端为所述的加法器的第三反相输入端，用于输入第一个四位加数信号的第二位反相信号；所述的第二二输入与非/与门的第二输入端和所述的第二二输入异或/同或门的第二输入端连接且其连接端为所述的加法器的第四输入端，用于输入第二个四位加数信号的第二位信号；所述的第二二输入与非/与门的第二反相输入端和所述的第二二输入异或/同或门的第二反相输入端连接且其连接端为所述的加法器的第四反相输入端，用于输入第二个四位加数信号的第二位反相信号；所述的第三二输入与非/与门的第一输入端和所述的第三二输入异或/同或门的第一输入端连接且其连接端为所述的加法器的第五输入端，用于输入第一个四位加数信号的第三位信号；所述的第三二输入与非/与门的第一反相输入端和所述的第三二输入异或/同或门的第一反相输入端连接且其连接端为所述的加法器的第五反相输入端，用于输入第一个四位加数信号的第三位反相信号；所述的第三二输入与非/与门的第二输入端和所述的第三二输入异或/同或门的第二输入端连接且其连接端为所述的加法器的第六输入端，用于输入第二个四位加数信号的第三位信号；所述的第三二输入与非/与门的第二反相输入端和所述的第三二输入异或/同或门的第二反相输入端连接且其连接端为所述的加法器的第六反相输入端，用于输入第二个四位加数信号的第三位反相信号；所述的第四二输入与非/与门的第一输入端和所述的第四二输入异或/同或门的第一输入端连接且其连接端为所述的加法器的第七输入端，用于输入第一个四位加数信号的第四位信号；所述的第四二输入与非/与门的第一反相输入端和所述的第四二输入异或/同或门的第一反相输入端连接且其连接端为所述的加法器的第七反相输入端，用于输入第一个四位加数信号的第四位反相信号；所述的第四二输入与非/与门的第二输入端和所述的第四二输入异或/同或门的第二输入端连接且其连接端为所述的加法器的第八输入端，用于输入第二个四位加数信号的第四位信号；所述的第四二输入与非/与门的第二反相输入端和所述的第四二输入异或/同或门的第二反相输入端连接且其连接端为所述的加法器的第八反相输入端，用于输入第二个四位加数信号的第四位反相信号；所述的第一二输入与非/与门的与非逻辑输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的超前进位产生电路的第一进位产生信号输入端连接，所述的第一二输入与非/与门的与逻辑输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的超前进位产生电路的第一反相进位产生信号输入端连接，所述的第一二输入异或/同或门的异或逻辑输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端、所述的超前进位产生电路的第一反相进位传输信号输入端和所述的第五二输入异或/同或门的第二反相输入端连接，所述的第一二输入异或/同或门的同或逻辑输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端、所述的超前进位产生电路的第一进位传输信号输入端和所述的第五二输入异或/同或门的第二输入端连接，所述的第二二输入与非/与门的与非逻辑输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的超前进位产生电路的第二进位产生信号输入端连接，所述的第二二输入与非/与门的与逻辑输出端和所述的第六反相器的输入端连接，所述的第六反相器的输出端和所述的超前进位产生电路的第二反相进位产生信号输入端连接，所述的第二二输入异或/同或门的异或逻辑输出端和所述的第七反相器的输入端连接，所述的第七反相器的输出端、所述的超前进位产生电路的第二反相进位传输信号输入端和所述的第六二输入异或/同或门的第二反相输入端连接，所述的第二二输入异或/同或门的同或逻辑输出端和所述的第八反相器的输入端连接，所述的第八反相器的输出端、所述的超前进位产生电路的第二进位传输信号输入端和所述的第六二输入异或/同或门的第二输入端连接，所述的第三二输入与非/与门的与非逻辑输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端和所述的超前进位产生电路的第三进位产生信号输入端连接，所述的第三二输入与非/与门的与逻辑输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端和所述的超前进位产生电路的第三反相进位产生信号输入端连接，所述的第三二输入异或/同或门的异或逻辑输出端和所述的第十一反相器的输入端连接，所述的第十一反相器的输出端、所述的超前进位产生电路的第三反相进位传输信号输入端和所述的第七二输入异或/同或门的第二反相输入端连接，所述的第三二输入异或/同或门的同或逻辑输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端、所述的超前进位产生电路的第三进位传输信号输入端和所述的第七二输入异或/同或门的第二输入端连接，所述的第四二输入与非/与门的与非逻辑输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端和所述的超前进位产生电路的第四进位产生信号输入端连接，所述的第四二输入与非/与门的与逻辑输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的超前进位产生电路的第四反相进位产生信号输入端连接，所述的第四二输入异或/同或门的异或逻辑输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端、所述的超前进位产生电路的第四反相进位传输信号输入端和所述的第八二输入异或/同或门的第二反相输入端连接，所述的第四二输入异或/同或门的同或逻辑输出端和所述的第十六反相器的输入端连接，所述的第十六反相器的输出端、所述的超前进位产生电路的第四进位传输信号输入端和所述的第八二输入异或/同或门的第二输入端连接，所述的超前进位产生电路的第一高位进位信号输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第六二输入异或/同或门的第一反相输入端连接，所述的超前进位产生电路的第一反相高位进位信号输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第六二输入异或/同或门的第一输入端连接，所述的超前进位产生电路的第二高位进位信号输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第七二输入异或/同或门的第一反相输入端连接，所述的超前进位产生电路的第二反相高位进位信号输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端和所述的第七二输入异或/同或门的第一输入端连接，所述的超前进位产生电路的第三高位进位信号输出端和所述的第二十一反相器的输入端连接，所述的第二十一反相器的输出端和所述的第八二输入异或/同或门的第一反相输入端连接，所述的超前进位产生电路的第三反相高位进位信号输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端和所述的第八二输入异或/同或门的第一输入端连接，所述的超前进位产生电路的第四高位进位信号输出端为所述的加法器的高位进位信号输出端，所述的超前进位产生电路的第四反相高位进位信号输出端为所述的加法器的反相高位进位信号输出端；所述的第五二输入异或/同或门的同或输出端为所述的加法器的第一输出端，所述的第五二输入异或/同或门的异或输出端为所述的加法器的第一反相输出端，所述的第六二输入异或/同或门的同或输出端为所述的加法器的第二输出端，所述的第六二输入异或/同或门的异或输出端为所述的加法器的第二反相输出端，所述的第七二输入异或/同或门的同或输出端为所述的加法器的第三输出端，所述的第七二输入异或/同或门的异或输出端为所述的加法器的第三反相输出端，所述的第八二输入异或/同或门的同或输出端为所述的加法器的第四输出端，所述的第八二输入异或/同或门的异或输出端为所述的加法器的第四反相输出端。

所述的第一二输入与非/与门包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管；所述的第一MOS管、所述的第二MOS管、所述的第三MOS管和所述的第四MOS管均为P型MOS管，所述的第五MOS管、所述的第六MOS管、所述的第七MOS管、所述的第八MOS管、所述的第九MOS管、所述的第十MOS管、所述的第十一MOS管和所述的第十二MOS管均为N型MOS管；所述的第一MOS管的源极、所述的第二MOS管的源极、所述的第三MOS管的源极、所述的第四MOS管的源极和所述的第七MOS管的栅极均接入电源，所述的第一MOS管的栅极、所述的第四MOS管的栅极和所述的第十二MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的时钟端，所述的第一MOS管的漏极、所述的第二MOS管的漏极、所述的第三MOS管的栅极、所述的第五MOS管的漏极和所述的第六MOS管的栅极连接且其连接端为所述的第一二输入与非/与门的与非逻辑输出端，所述的第二MOS管的栅极、所述的第三MOS管的漏极、所述的第四MOS管的漏极、所述的第五MOS管的栅极和所述的第六MOS管的漏极连接且其连接端为所述的第一二输入与非/与门的与逻辑输出端，所述的第五MOS管的源极、所述的第七MOS管的漏极和所述的第八MOS管的漏极连接，所述的第六MOS管的源极、所述的第七MOS管的源极、所述的第九MOS管的漏极和所述的第十一MOS管的漏极连接，所述的第八MOS管的源极、所述的第十MOS管的漏极和所述的第九MOS管的源极连接，所述的第八MOS管的栅极为所述的第一二输入与非/与门的第一输入端，所述的第九MOS管的栅极为所述的第一二输入与非/与门的第一反相输入端，所述的第十MOS管的栅极为所述的第一二输入与非/与门的第二输入端，所述的第十一MOS管的栅极为所述的第一二输入与非/与门的第二反相输入端，所述的第十MOS管的源极、所述的第十一MOS管的源极和所述的第十二MOS管的漏极连接，所述的第十二MOS管的源极接地；所述的第二二输入与非/与门、所述的第三二输入与非/与门、所述的第四二输入与非/与门、所述的第五二输入与非/与门、所述的第六二输入与非/与门、所述的第七二输入与非/与门、所述的第八二输入与非/与门、所述的第九二输入与非/与门、所述的第十二输入与非/与门、所述的第十一二输入与非/与门、所述的第十二二输入与非/与门、所述的第十三二输入与非/与门和所述的第十四二输入与非/与门的结构和所述的第一二输入与非/与门相同。该电路产生的功耗与所处理的数据相互独立，不会随输入不同而发生改变。

所述的第一二输入异或/同或门包括第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管和第二十六MOS管；所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管和所述的第十六MOS管均为P型MOS管，所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管、所述的第二十一MOS管、所述的第二十二MOS管、所述的第二十三MOS管、所述的第二十四MOS管、所述的第二十五MOS管和所述的第二十六MOS管均为N型MOS管；所述的第十三MOS管的源极、所述的第十四MOS管的源极、所述的第十五MOS管的源极、所述的第十六MOS管的源极和所述的第十九MOS管的栅极均接入电源，所述的第十三MOS管的栅极、所述的第十六MOS管的栅极和所述的第二十六MOS管的栅极连接且其连接端为所述的第一二输入异或/同或门的时钟端，所述的第十三MOS管的漏极、所述的第十四MOS管的漏极、所述的第十五MOS管的栅极、所述的第十七MOS管的漏极和所述的第十八MOS管的栅极连接且其连接端为所述的第一二输入异或/同或门的同或逻辑输出端，所述的第十四MOS管的栅极、所述的第十五MOS管的漏极、所述的第十六MOS管的漏极、所述的第十七MOS管的栅极和所述的第十八MOS管的漏极连接且其连接端为所述的第一二输入异或/同或门的异或逻辑输出端，所述的第十七MOS管的源极、所述的第十九MOS管的漏极、所述的第二十MOS管的漏极和所述的第二十一MOS管的漏极连接，所述的第十八MOS管的源极、所述的第十九MOS管的源极、所述的第二十二MOS管的漏极和所述的第二十三MOS管的漏极连接，所述的第二十MOS管的栅极和所述的第二十三MOS管的栅极连接且其连接端为所述的第一二输入异或/同或门的第一输入端，所述的第二十MOS管的源极、所述的第二十二MOS管的源极和所述的第二十四MOS管的漏极连接，所述的第二十一MOS管的栅极和所述的第二十二MOS管的栅极连接且其连接端为所述的第一二输入异或/同或门的第一反相输入端，所述的第二十一MOS管的源极、所述的第二十三MOS管的源极和所述的第二十五MOS管的漏极连接，所述的第二十四MOS管的栅极为所述的第一二输入异或/同或门的第二输入端，所述的第二十五MOS管的栅极为所述的第一二输入异或/同或门的第二反相输入端，所述的第二十四MOS管的源极、所述的第二十五MOS管的源极和所述的第二十六MOS管的漏极连接，所述的第二十六MOS管的源极接地；所述的第二二输入异或/同或门、所述的第三二输入异或/同或门、所述的第四二输入异或/同或门、所述的第五二输入异或/同或门、所述的第六二输入异或/同或门、所述的第七二输入异或/同或门和所述的第八二输入异或/同或门的结构和所述的第一二输入异或/同或门相同。该电路产生的功耗与所处理的数据相互独立，不会随输入不同而发生改变。

所述的第一二输入或非/或门包括第二十七MOS管、第二十八MOS管、第二十九MOS管第三十MOS管、第三十一MOS管、第三十二MOS管第三十三MOS管、第三十四MOS管、第三十五MOS管、第三十六MOS管、第三十七MOS管和第三十八MOS管；所述的第二十七MOS管、所述的第二十八MOS管、所述的第二十九MOS管和所述的第三十MOS管均为P型MOS管，所述的第三十一MOS管、所述的第三十二MOS管、所述的第三十三MOS管、所述的第三十四MOS管、所述的第三十五MOS管、所述的第三十六MOS管、所述的第三十七MOS管和所述的第三十八MOS管均为N型MOS管；所述的第二十七MOS管的源极、所述的第二十八MOS管的源极、所述的第二十九MOS管的源极、所述的第三十MOS管的源极和所述的第三十三MOS管的栅极均接入电源，所述的第二十七MOS管的栅极、所述的第三十MOS管的栅极和所述的第三十八MOS管的栅极连接且其连接端为所述的第一二输入或非/或门的时钟端，所述的第二十七MOS管的漏极、所述的第二十八MOS管的漏极、所述的第二十九MOS管的栅极、所述的第三十一MOS管的漏极和所述的第三十二MOS管的栅极连接且其连接端为所述的第一二输入或非/或门的或非逻辑输出端，所述的第二十九MOS管的漏极、所述的第三十MOS管的漏极、所述的第二十八MOS管的栅极、所述的第三十一MOS管的栅极和所述的第三十二MOS管的漏极连接且其连接端为所述的第一二输入或非/或门的或逻辑输出端，所述的第三十一MOS管的源极、所述的第三十六MOS管的漏极、所述的第三十三MOS管的漏极和所述的第三十四MOS管的漏极连接，所述的第三十二MOS管的源极、所述的第三十三MOS管的源极和所述的第三十五MOS管的漏极连接，所述的第三十四MOS管的栅极为所述的第一二输入或非/或门的第一输入端，所述的第三十五MOS管的栅极为所述的第一二输入或非/或门的第一反相输入端，所述的第三十六MOS管的栅极为所述的第一二输入或非/或门的第二输入端，所述的第三十七MOS管的栅极为所述的第一二输入或非/或门的第二反相输入端，所述的第三十四MOS管的源极、所述的第三十五MOS管的源极和所述的第三十七MOS管的漏极连接，所述的第三十六MOS管的源极、所述的第三十七MOS管的源极和所述的第三十八MOS管的漏极连接，所述的第三十八MOS管的源极接地；所述的第二二输入或非/或门、所述的第三二输入或非/或门、所述的第四二输入或非/或门、所述的第五二输入或非/或门和所述的第六二输入或非/或门的结构和所述的第一二输入或非/或门相同。该电路产生的功耗与所处理的数据相互独立，不会随输入不同而发生改变。

所述的第一三输入或非/或门包括第三十九MOS管、第四十MOS管、第四十一MOS管、第四十二MOS管、第四十三MOS管、第四十四MOS管、第四十五MOS管、第四十六MOS管、第四十七MOS管、第四十八MOS管、第四十九MOS管、第五十MOS管、第五十一MOS管和第五十二MOS管；所述的第三十九MOS管、所述的第四十MOS管、所述的第四十一MOS管和所述的第四十二MOS管均为P型MOS管，所述的第四十三MOS管、所述的第四十四MOS管、所述的第四十五MOS管、所述的第四十六MOS管、所述的第四十七MOS管、所述的第四十八MOS管、所述的第四十九MOS管、所述的第五十MOS管、所述的第五十一MOS管和所述的第五十二MOS管均为N型MOS管；所述的第三十九MOS管的源极、所述的第四十MOS管的源极、所述的第四十一MOS管的源极、所述的第四十二MOS管的源极和所述的第四十五MOS管的栅极均接入电源，所述的第三十九MOS管的栅极、所述的第四十二MOS管的栅极和所述的第五十二MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的时钟端；所述的第三十九MOS管的漏极、所述的第四十MOS管的漏极、所述的第四十一MOS管的栅极、所述的第四十三MOS管的漏极和所述的第四十四MOS管的栅极连接且其连接端为所述的第一三输入或非/或门的或非逻辑输出端，所述的第四十MOS管的栅极、所述的第四十一MOS管的漏极、所述的第四十二MOS管的漏极、所述的第四十三MOS管的栅极和所述的第四十四MOS管的漏极连接且其连接端为所述的第一三输入或非/或门的或逻辑输出端，所述的第四十三MOS管的源极、所述的第四十五MOS管的漏极、所述的第四十六MOS管的漏极、所述的第四十八MOS管的漏极和所述的第五十MOS管的漏极连接，所述的第四十四MOS管的源极、所述的第四十五MOS管的源极和所述的第四十七MOS管的漏极连接，所述的第四十六MOS管的源极、所述的第四十七MOS管的源极和所述的第四十九MOS管的漏极连接，所述的第四十六MOS管的栅极为所述的第一三输入或非/或门的第一输入端，所述的第四十七MOS管的栅极为所述的第一三输入或非/或门的第一反相输入端，所述的第四十八MOS管的栅极为所述的第一三输入或非/或门的第二输入端，所述的第四十九MOS管的栅极为所述的第一三输入或非/或门的第二反相输入端，所述的第五十MOS管的栅极为所述的第一三输入或非/或门的第三输入端，所述的第五十一MOS管的栅极为所述的第一三输入或非/或门的第三反相输入端，所述的第四十八MOS管的源极、所述的第四十九MOS管的源极和所述的第五十一MOS管的漏极连接，所述的第五十MOS管的源极、所述的第五十一MOS管的源极和所述的第五十二MOS管的漏极连接，所述的第五十二MOS管的源极接地；所述的第二三输入或非/或门的结构和所述的第一三输入或非/或门相同。该电路产生的功耗与所处理的数据相互独立，不会随输入不同而发生改变。

与现有技术相比，本发明的优点在于通过四个二输入与非/与门、八个二输入异或/同或门、二十二个反相器和超前进位产生电路构成加法器，采用TSMC 65nm CMOS工艺，通过Spectre工具对电路进行仿真分析，实验结果表明本发明的加法器具有正确的逻辑功能，相比传统加法器电路在功耗独立性能提升97％，能够有效的抵御差分功耗分析。

附图说明

图1为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的结构图；

图2为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的超前进位产生电路的结构图；

图3为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的超前进位产生电路的符号图；

图4(a)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入与非/与门的电路图；

图4(b)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入与非/与门的符号；

图5(a)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入异或/同或门的电路图；

图5(b)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入异或/同或门的符号；

图6(a)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入或非/或门的电路图；

图6(b)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一二输入或非/或门的符号；

图7(a)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一三输入或非/或门的电路图；

图7(b)为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的第一三输入或非/或门的符号；

图8为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的模拟波形图；

图9为现有的加法器的电流曲线图；

图10为现有的加法器的功耗曲线图；

图11为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的电流曲线图；

图12为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的功耗曲线图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1、图2和图3所示，一种利用灵敏放大型逻辑的防御差分功耗分析加法器，包括第一二输入与非/与门T1、第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第一二输入异或/同或门R1、第二二输入异或/同或门R2、第三二输入异或/同或门R3、第四二输入异或/同或门R4、第五二输入异或/同或门R5、第六二输入异或/同或门R6、第七二输入异或/同或门R7、第八二输入异或/同或门R8、第一反相器N1、第二反相器N2、第三反相器N3、第四反相器N4、第五反相器N5、第六反相器N6、第七反相器N7、第八反相器N8、第九反相器N9、第十反相器N10、第十一反相器N11、第十二反相器N12、第十三反相器N13、第十四反相器N14、第十五反相器N15、第十六反相器N16、第十七反相器N17、第十八反相器N18、第十九反相器N19、第二十反相器N20、第二十一反相器N21、第二十二反相器N22和超前进位产生电路；超前进位产生电路包括第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11、第十二二输入与非/与门T12、第十三二输入与非/与门T13、第十四二输入与非/与门T14、第一二输入或非/或门O1、第二二输入或非/或门O2、第三二输入或非/或门O3、第四二输入或非/或门O4、第五二输入或非/或门O5、第六二输入或非/或门O6、第一三输入或非/或门Q1、第二三输入或非/或门Q2、第二十三反相器N23、第二十四反相器N24、第二十五反相器N25、第二十六反相器N26、第二十七反相器N27、第二十八反相器N28、第二十九反相器N29、第三十反相器N30、第三十一反相器N31、第三十二反相器N32、第三十三反相器N33、第三十四反相器N34、第三十五反相器N35、第三十六反相器N36、第三十七反相器N37、第三十八反相器N38、第三十九反相器N39、第四十反相器N40、第四十一反相器N41、第四十二反相器N42、第四十三反相器N43、第四十四反相器N44、第四十五反相器N45、第四十六反相器N46、第四十七反相器N47、第四十八反相器N48、第四十九反相器N49和第五十反相器N50；第一二输入与非/与门T1、第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11、第十二二输入与非/与门T12、第十三二输入与非/与门T13和第十四二输入与非/与门T14分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、与非逻辑输出端和与逻辑输出端；第一二输入异或/同或门R1、第二二输入异或/同或门R2、第三二输入异或/同或门R3、第四二输入异或/同或门R4、第五二输入异或/同或门R5、第六二输入异或/同或门R6、第七二输入异或/同或门R7和第八二输入异或/同或门R8分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、同或逻辑输出端和异或逻辑输出端；第一二输入或非/或门O1、第二二输入或非/或门O2、第三二输入或非/或门O3、第四二输入或非/或门O4、第五二输入或非/或门O5和第六二输入或非/或门O6分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、时钟端、或非逻辑输出端和或逻辑输出端；第一三输入或非/或门Q1和第二三输入或非/或门Q2具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第三输入端、第三反相输入端、时钟端、或非逻辑输出端和或逻辑输出端；第五二输入与非/与门T5的时钟端、第六二输入与非/与门T6的时钟端、第七二输入与非/与门T7的时钟端、第八二输入与非/与门T8的时钟端、第九二输入与非/与门T9的时钟端、第十二输入与非/与门T10的时钟端、第十一二输入与非/与门T11的时钟端、第十二二输入与非/与门T12的时钟端、第十三二输入与非/与门T13的时钟端、第十四二输入与非/与门T14的时钟端、第一二输入或非/或门O1的时钟端、第二二输入或非/或门O2的时钟端、第三二输入或非/或门O3的时钟端、第四二输入或非/或门O4的时钟端、第五二输入或非/或门O5的时钟端、第六二输入或非/或门O6的时钟端、第一三输入或非/或门Q1的时钟端和第二三输入或非/或门Q2的时钟端连接且其连接端为超前进位产生电路的时钟端；第五二输入与非/与门T5的第一输入端、第十一二输入与非/与门T11的第一输入端、第十三二输入与非/与门T13的第一输入端和第十四二输入与非/与门T14的第一输入端连接且其连接端为超前进位产生电路的第四进位传输信号输入端，用于输入第四进位传输信号P3；第五二输入与非/与门T5的第一反相输入端、第十一二输入与非/与门T11的第一反相输入端、第十三二输入与非/与门T13的第一反相输入端和第十四二输入与非/与门T14的第一反相输入端连接且其连接端为超前进位产生电路的第四反相进位传输信号输入端，用于输入第四反相进位传输信号第五二输入与非/与门T5的第二输入端和第四二输入或非/或门O4的第二输入端连接且其连接端为超前进位产生电路的第三进位产生信号输入端，用于输入第三进位产生信号G2；第五二输入与非/与门T5的第二反相输入端和第四二输入或非/或门O4的第二反相输入端连接且其连接端为超前进位产生电路的第三反相进位产生信号输入端，用于输入第三反相进位产生信号第六二输入与非/与门T6的第一输入端、第九二输入与非/与门T9的第一输入端和第十二二输入与非/与门T12的第一输入端连接且其连接端为超前进位产生电路的第三进位传输信号输入端，用于输入第三进位传输信号P2；第六二输入与非/与门T6的第一反相输入端、第九二输入与非/与门T9的第一反相输入端和第十二二输入与非/与门T12的第一反相输入端连接且其连接端为超前进位产生电路的第三反相进位传输信号输入端，用于输入第三反相进位传输信号第六二输入与非/与门T6的第二输入端和第一三输入或非/或门Q1的第三输入端连接且其连接端为超前进位产生电路的第二进位产生信号输入端，用于输入第二进位产生信号G1；第六二输入与非/与门T6的第二反相输入端和第一三输入或非/或门Q1的第三反相输入端连接且其连接端为超前进位产生电路的第二反相进位产生信号输入端，用于输入第二反相进位产生信号第七二输入与非/与门T7的第一输入端和第十二输入与非/与门T10的第一输入端连接且其连接端为超前进位产生电路的第二进位传输信号输入端，用于输入第二进位传输信号P1；第七二输入与非/与门T7的第一反相输入端和第十二输入与非/与门T10的第一反相输入端连接且其连接端为超前进位产生电路的第二反相进位传输信号输入端，用于输入第二反相进位传输信号第七二输入与非/与门T7的第二输入端和第五二输入或非/或门O5的第二输入端连接且其连接端为超前进位产生电路的第一进位产生信号输入端，用于输入第一进位产生信号G0；第七二输入与非/与门T7的第二反相输入端和第五二输入或非/或门O5的第二反相输入端连接且其连接端为超前进位产生电路的第一反相进位产生信号输入端，用于输入第一反相进位产生信号第八二输入与非/与门T8的第一输入端超前进位产生电路的第一进位传输信号输入端，用于输入第一进位传输信号P0；第八二输入与非/与门T8的第一反相输入端超前进位产生电路的第一反相进位传输信号输入端，用于输入第一反相进位传输信号第八二输入与非/与门T8的第二输入端超前进位产生电路的低位进位信号输入端，用于输入低位进位信号C_-1；第八二输入与非/与门T8的第二反相输入端超前进位产生电路的反相低位进位信号输入端，用于输入反相低位进位信号第五二输入与非/与门T5的与非逻辑输出端和第二十三反相器N23的输入端连接，第五二输入与非/与门T5的与逻辑输出端和第二十四反相器N24的输入端连接，第六二输入与非/与门T6的与非逻辑输出端和第二十五反相器N25的输入端连接，第六二输入与非/与门T6的与逻辑输出端和第二十六反相器N26的输入端连接，第七二输入与非/与门T7的与非逻辑输出端和第二十七反相器N27的输入端连接，第七二输入与非/与门T7的与逻辑输出端和第二十八反相器N28的输入端连接，第八二输入与非/与门T8的与非逻辑输出端和第二十九反相器N29的输入端连接，第八二输入与非/与门T8的与逻辑输出端和第三十反相器N30的输入端连接，第九二输入与非/与门T9的与非逻辑输出端和第三十一反相器N31的输入端连接，第九二输入与非/与门T9的与逻辑输出端和第三十二反相器N32的输入端连接，第十二输入与非/与门T10的与非逻辑输出端和第三十三反相器N33的输入端连接，第十二输入与非/与门T10的与逻辑输出端和第三十四反相器N34的输入端连接，第十一二输入与非/与门T11的与非逻辑输出端和第三十五反相器N35的输入端连接，第十一二输入与非/与门T11的与逻辑输出端和第三十六反相器N36的输入端连接，第十二二输入与非/与门T12的与非逻辑输出端和第三十七反相器N37的输入端连接，第十二二输入与非/与门T12的与逻辑输出端和第三十八反相器N38的输入端连接，第十三二输入与非/与门T13的与非逻辑输出端和第三十九反相器N39的输入端连接，第十三二输入与非/与门T13的与逻辑输出端和第四十反相器N40的输入端连接，第十四二输入与非/与门T14的与非逻辑输出端和第四十一反相器N41的输入端连接，第十四二输入与非/与门T14的与逻辑输出端和第四十二反相器N42的输入端连接，第一二输入或非/或门O1的或非逻辑输出端和第四十三反相器N43的输入端连接，第一二输入或非/或门O1的或逻辑输出端和第四十四反相器N44的输入端连接，第二二输入或非/或门O2的或非逻辑输出端和第四十五反相器N45的输入端连接，第二二输入或非/或门O2的或逻辑输出端和第四十六反相器N46的输入端连接，第三二输入或非/或门O3的或非逻辑输出端和第四十七反相器N47的输入端连接，第三二输入或非/或门O3的或逻辑输出端和第四十八反相器N48的输入端连接，第四二输入或非/或门O4的或非逻辑输出端和第四十九反相器N49的输入端连接，第四二输入或非/或门O4的或逻辑输出端和第五十反相器N50的输入端连接，第二十三反相器N23的输出端和第二二输入或非/或门O2的第一输入端连接，第二十四反相器N24的输出端和第二二输入或非/或门O2的第一反相输入端连接，第二十五反相器N25的输出端、第十一二输入与非/与门T11的第二输入端和第四二输入或非/或门O4的第一输入端连接，第二十六反相器N26的输出端、第十一二输入与非/与门T11的第二反相输入端和第四二输入或非/或门O4的第一反相输入端连接，第二十七反相器N27的输出端、第九二输入与非/与门T9的第二输入端和第一三输入或非/或门Q1的第二输入端连接，第二十八反相器N28的输出端、第九二输入与非/与门T9的第二反相输入端和第一三输入或非/或门Q1的第二反相输入端连接，第二十九反相器N29的输出端、第十二输入与非/与门T10的第二输入端和第五二输入或非/或门O5的第一输入端连接，第三十反相器N30的输出端、第十二输入与非/与门T10的第二反相输入端和第五二输入或非/或门O5的第一反相输入端连接，第三十一反相器N31的输出端、第十三二输入与非/与门T13的第二输入端和第三二输入或非/或门O3的第二输入端连接，第三十二反相器N32的输出端、第十三二输入与非/与门T13的第二反相输入端和第三二输入或非/或门O3的第二反相输入端连接，第三十三反相器N33的输出端、第十二二输入与非/与门T12的第二输入端和第一三输入或非/或门Q1的第一输入端连接，第三十四反相器N34的输出端、第十二二输入与非/与门T12的第二反相输入端和第一三输入或非/或门Q1的第一反相输入端连接，第三十五反相器N35的输出端和第一二输入或非/或门O1的第二输入端连接，第三十六反相器N36的输出端和第一二输入或非/或门O1的第二反相输入端连接，第三十七反相器N37的输出端、第十四二输入与非/与门T14的第二输入端和第三二输入或非/或门O3的第一输入端连接，第三十八反相器N38的输出端、第十四二输入与非/与门T14的第二反相输入端和第三二输入或非/或门O3的第一反相输入端连接，第三十九反相器N39的输出端和第一二输入或非/或门O1的第一输入端连接，第四十反相器N40的输出端和第一二输入或非/或门O1的第一反相输入端连接，第四十一反相器N41的输出端和第二三输入或非/或门Q2的第一输入端连接，第四十二反相器N42的输出端和第二三输入或非/或门Q2的第一反相输入端连接，第四十三反相器N43的输出端和第二三输入或非/或门Q2的第二输入端连接，第四十四反相器N44的输出端和第二三输入或非/或门Q2的第二反相输入端连接，第四十五反相器N45的输出端和第二三输入或非/或门Q2的第三输入端连接，第四十六反相器N46的输出端和第二三输入或非/或门Q2的第三反相输入端连接，第四十七反相器N47的输出端和第六二输入或非/或门O6的第一输入端连接，第四十八反相器N48的输出端和第六二输入或非/或门O6的第一反相输入端连接，第四十九反相器N49的输出端和第六二输入或非/或门O6的第二输入端连接，第五十反相器N50的输出端和第六二输入或非/或门O6的第二反相输入端连接，第五二输入或非/或门O5的或非逻辑输出端为超前进位产生电路的第一高位进位信号输出端，用于输出第一高位进位信号C0，第五二输入或非/或门O5的或逻辑输出端为超前进位产生电路的第一反相高位进位信号输出端，用于输出第一反相高位进位信号第一三输入或非/或门Q1的或非逻辑输出端为超前进位产生电路的第二高位进位信号输出端，用于输出第二高位进位信号C1；第一三输入或非/或门Q1的或逻辑输出端为超前进位产生电路的第二反相高位进位信号输出端，用于输出第二反相高位进位信号第六二输入或非/或门O6的或非逻辑输出端为超前进位产生电路的第三高位进位信号输出端，用于输出第三高位进位信号C2，第六二输入或非/或门O6的或逻辑输出端为超前进位产生电路的第三反相高位进位信号输出端，用于输出第三反相高位进位信号第二三输入或非/或门Q2的或非逻辑输出端为超前进位产生电路的第四高位进位信号输出端，用于输出第四高位进位信号C3；第二三输入或非/或门Q2的或逻辑输出端为超前进位产生电路的第四反相高位进位信号输出端，用于输出第四反相高位进位信号第二二输入或非/或门O2的第二输入端为超前进位产生电路的第四进位产生信号输入端，用于输入第四进位产生信号G3；第二二输入或非/或门O2的第二反相输入端为超前进位产生电路的第四反相进位产生信号输入端，用于输入第四反相进位产生信号第一二输入与非/与门T1的时钟端、第二二输入与非/与门T2的时钟端、第三二输入与非/与门T3的时钟端、第四二输入与非/与门T4的时钟端、第一二输入异或/同或门R1的时钟端、第二二输入异或/同或门R2的时钟端、第三二输入异或/同或门R3的时钟端、第四二输入异或/同或门R4的时钟端、第五二输入异或/同或门R5的时钟端、第六二输入异或/同或门R6的时钟端、第七二输入异或/同或门R7的时钟端、第八二输入异或/同或门R8的时钟端和超前进位产生电路的时钟端连接，超前进位产生电路的低位进位信号输入端和第五二输入异或/同或门R5的第二反相输入端连接且其连接端为加法器的低位进位信号输入端；超前进位产生电路的反相低位进位信号输入端和第五二输入异或/同或门R5的第二输入端连接且其连接端为加法器的反相低位进位信号输入端；第一二输入与非/与门T1的第一输入端和第一二输入异或/同或门R1的第一输入端连接且其连接端为加法器的第一输入端，用于输入第一个四位加数信号的第一位信号；第一二输入与非/与门T1的第一反相输入端和第一二输入异或/同或门R1的第一反相输入端连接且其连接端为加法器的第一反相输入端，用于输入第一个四位加数信号的第一位反相信号；第一二输入与非/与门T1的第二输入端和第一二输入异或/同或门R1的第二输入端连接且其连接端为加法器的第二输入端，用于输入第二个四位加数信号的第一位信号，第一二输入与非/与门T1的第二反相输入端和第一二输入异或/同或门R1的第二反相输入端连接且其连接端为加法器的第二反相输入端，用于输入第二个四位加数信号的第一位反相信号；第二二输入与非/与门T2的第一输入端和第二二输入异或/同或门R2的第一输入端连接且其连接端为加法器的第三输入端，用于输入第一个四位加数信号的第二位信号；第二二输入与非/与门T2的第一反相输入端和第二二输入异或/同或门R2的第一反相输入端连接且其连接端为加法器的第三反相输入端，用于输入第一个四位加数信号的第二位反相信号；第二二输入与非/与门T2的第二输入端和第二二输入异或/同或门R2的第二输入端连接且其连接端为加法器的第四输入端，用于输入第二个四位加数信号的第二位信号；第二二输入与非/与门T2的第二反相输入端和第二二输入异或/同或门R2的第二反相输入端连接且其连接端为加法器的第四反相输入端，用于输入第二个四位加数信号的第二位反相信号；第三二输入与非/与门T3的第一输入端和第三二输入异或/同或门R3的第一输入端连接且其连接端为加法器的第五输入端，用于输入第一个四位加数信号的第三位信号；第三二输入与非/与门T3的第一反相输入端和第三二输入异或/同或门R3的第一反相输入端连接且其连接端为加法器的第五反相输入端，用于输入第一个四位加数信号的第三位反相信号；第三二输入与非/与门T3的第二输入端和第三二输入异或/同或门R3的第二输入端连接且其连接端为加法器的第六输入端，用于输入第二个四位加数信号的第三位信号；第三二输入与非/与门T3的第二反相输入端和第三二输入异或/同或门R3的第二反相输入端连接且其连接端为加法器的第六反相输入端，用于输入第二个四位加数信号的第三位反相信号；第四二输入与非/与门T4的第一输入端和第四二输入异或/同或门R4的第一输入端连接且其连接端为加法器的第七输入端，用于输入第一个四位加数信号的第四位信号；第四二输入与非/与门T4的第一反相输入端和第四二输入异或/同或门R4的第一反相输入端连接且其连接端为加法器的第七反相输入端，用于输入第一个四位加数信号的第四位反相信号；第四二输入与非/与门T4的第二输入端和第四二输入异或/同或门R4的第二输入端连接且其连接端为加法器的第八输入端，用于输入第二个四位加数信号的第四位信号；第四二输入与非/与门T4的第二反相输入端和第四二输入异或/同或门R4的第二反相输入端连接且其连接端为加法器的第八反相输入端，用于输入第二个四位加数信号的第四位反相信号；第一二输入与非/与门T1的与非逻辑输出端和第一反相器N1的输入端连接，第一反相器N1的输出端和超前进位产生电路的第一进位产生信号输入端连接，第一二输入与非/与门T1的与逻辑输出端和第二反相器N2的输入端连接，第二反相器N2的输出端和超前进位产生电路的第一反相进位产生信号输入端连接，第一二输入异或/同或门R1的异或逻辑输出端和第三反相器N3的输入端连接，第三反相器N3的输出端、超前进位产生电路的第一反相进位传输信号输入端和第五二输入异或/同或门R5的第二反相输入端连接，第一二输入异或/同或门R1的同或逻辑输出端和第四反相器N4的输入端连接，第四反相器N4的输出端、超前进位产生电路的第一进位传输信号输入端和第五二输入异或/同或门R5的第二输入端连接，第二二输入与非/与门T2的与非逻辑输出端和第五反相器N5的输入端连接，第五反相器N5的输出端和超前进位产生电路的第二进位产生信号输入端连接，第二二输入与非/与门T2的与逻辑输出端和第六反相器N6的输入端连接，第六反相器N6的输出端和超前进位产生电路的第二反相进位产生信号输入端连接，第二二输入异或/同或门R2的异或逻辑输出端和第七反相器N7的输入端连接，第七反相器N7的输出端、超前进位产生电路的第二反相进位传输信号输入端和第六二输入异或/同或门R6的第二反相输入端连接，第二二输入异或/同或门R2的同或逻辑输出端和第八反相器N8的输入端连接，第八反相器N8的输出端、超前进位产生电路的第二进位传输信号输入端和第六二输入异或/同或门R6的第二输入端连接，第三二输入与非/与门T3的与非逻辑输出端和第九反相器N9的输入端连接，第九反相器N9的输出端和超前进位产生电路的第三进位产生信号输入端连接，第三二输入与非/与门T3的与逻辑输出端和第十反相器N10的输入端连接，第十反相器N10的输出端和超前进位产生电路的第三反相进位产生信号输入端连接，第三二输入异或/同或门R3的异或逻辑输出端和第十一反相器N11的输入端连接，第十一反相器N11的输出端、超前进位产生电路的第三反相进位传输信号输入端和第七二输入异或/同或门R7的第二反相输入端连接，第三二输入异或/同或门R3的同或逻辑输出端和第十二反相器N12的输入端连接，第十二反相器N12的输出端、超前进位产生电路的第三进位传输信号输入端和第七二输入异或/同或门R7的第二输入端连接，第四二输入与非/与门T4的与非逻辑输出端和第十三反相器N13的输入端连接，第十三反相器N13的输出端和超前进位产生电路的第四进位产生信号输入端连接，第四二输入与非/与门T4的与逻辑输出端和第十四反相器N14的输入端连接，第十四反相器N14的输出端和超前进位产生电路的第四反相进位产生信号输入端连接，第四二输入异或/同或门R4的异或逻辑输出端和第十五反相器N15的输入端连接，第十五反相器N15的输出端、超前进位产生电路的第四反相进位传输信号输入端和第八二输入异或/同或门R8的第二反相输入端连接，第四二输入异或/同或门R4的同或逻辑输出端和第十六反相器N16的输入端连接，第十六反相器N16的输出端、超前进位产生电路的第四进位传输信号输入端和第八二输入异或/同或门R8的第二输入端连接，超前进位产生电路的第一高位进位信号输出端和第十七反相器N17的输入端连接，第十七反相器N17的输出端和第六二输入异或/同或门R6的第一反相输入端连接，超前进位产生电路的第一反相高位进位信号输出端和第十八反相器N18的输入端连接，第十八反相器N18的输出端和第六二输入异或/同或门R6的第一输入端连接，超前进位产生电路的第二高位进位信号输出端和第十九反相器N19的输入端连接，第十九反相器N19的输出端和第七二输入异或/同或门R7的第一反相输入端连接，超前进位产生电路的第二反相高位进位信号输出端和第二十反相器N20的输入端连接，第二十反相器N20的输出端和第七二输入异或/同或门R7的第一输入端连接，超前进位产生电路的第三高位进位信号输出端和第二十一反相器N21的输入端连接，第二十一反相器N21的输出端和第八二输入异或/同或门R8的第一反相输入端连接，超前进位产生电路的第三反相高位进位信号输出端和第二十二反相器N22的输入端连接，第二十二反相器N22的输出端和第八二输入异或/同或门R8的第一输入端连接，超前进位产生电路的第四高位进位信号输出端为加法器的高位进位信号输出端，超前进位产生电路的第四反相高位进位信号输出端为加法器的反相高位进位信号输出端；第五二输入异或/同或门R5的同或输出端为加法器的第一输出端，第五二输入异或/同或门R5的异或输出端为加法器的第一反相输出端，第六二输入异或/同或门R6的同或输出端为加法器的第二输出端，第六二输入异或/同或门R6的异或输出端为加法器的第二反相输出端，第七二输入异或/同或门R7的同或输出端为加法器的第三输出端，第七二输入异或/同或门R7的异或输出端为加法器的第三反相输出端，第八二输入异或/同或门R8的同或输出端为加法器的第四输出端，第八二输入异或/同或门R8的异或输出端为加法器的第四反相输出端。

实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，如图4(a)和图4(b)所示，第一二输入与非/与门T1包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12；第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4均为P型MOS管，第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12均为N型MOS管；第一MOS管M1的源极、第二MOS管M2的源极、第三MOS管M3的源极、第四MOS管M4的源极和第七MOS管M7的栅极均接入电源，第一MOS管M1的栅极、第四MOS管M4的栅极和第十二MOS管M12的栅极连接且其连接端为第一二输入与非/与门T1的时钟端，第一MOS管M1的漏极、第二MOS管M2的漏极、第三MOS管M3的栅极、第五MOS管M5的漏极和第六MOS管M6的栅极连接且其连接端为第一二输入与非/与门T1的与非逻辑输出端，第二MOS管M2的栅极、第三MOS管M3的漏极、第四MOS管M4的漏极、第五MOS管M5的栅极和第六MOS管M6的漏极连接且其连接端为第一二输入与非/与门T1的与逻辑输出端，第五MOS管M5的源极、第七MOS管M7的漏极和第八MOS管M8的漏极连接，第六MOS管M6的源极、第七MOS管M7的源极、第九MOS管M9的漏极和第十一MOS管M11的漏极连接，第八MOS管M8的源极、第十MOS管M10的漏极和第九MOS管M9的源极连接，第八MOS管M8的栅极为第一二输入与非/与门T1的第一输入端，第九MOS管M9的栅极为第一二输入与非/与门T1的第一反相输入端，第十MOS管M10的栅极为第一二输入与非/与门T1的第二输入端，第十一MOS管M11的栅极为第一二输入与非/与门T1的第二反相输入端，第十MOS管M10的源极、第十一MOS管M11的源极和第十二MOS管M12的漏极连接，第十二MOS管M12的源极接地；第二二输入与非/与门T2、第三二输入与非/与门T3、第四二输入与非/与门T4、第五二输入与非/与门T5、第六二输入与非/与门T6、第七二输入与非/与门T7、第八二输入与非/与门T8、第九二输入与非/与门T9、第十二输入与非/与门T10、第十一二输入与非/与门T11、第十二二输入与非/与门T12、第十三二输入与非/与门T13和第十四二输入与非/与门T14的结构和第一二输入与非/与门T1相同。

如图5(a)和图5(b)所示，本实施例中，第一二输入异或/同或门R1包括第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25和第二十六MOS管M26；第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16均为P型MOS管，第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25和第二十六MOS管M26均为N型MOS管；第十三MOS管M13的源极、第十四MOS管M14的源极、第十五MOS管M15的源极、第十六MOS管M16的源极和第十九MOS管M19的栅极均接入电源，第十三MOS管M13的栅极、第十六MOS管M16的栅极和第二十六MOS管M26的栅极连接且其连接端为第一二输入异或/同或门R1的时钟端，第十三MOS管M13的漏极、第十四MOS管M14的漏极、第十五MOS管M15的栅极、第十七MOS管M17的漏极和第十八MOS管M18的栅极连接且其连接端为第一二输入异或/同或门R1的同或逻辑输出端，第十四MOS管M14的栅极、第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOS管M17的栅极和第十八MOS管M18的漏极连接且其连接端为第一二输入异或/同或门R1的异或逻辑输出端，第十七MOS管M17的源极、第十九MOS管M19的漏极、第二十MOS管M20的漏极和第二十一MOS管M21的漏极连接，第十八MOS管M18的源极、第十九MOS管M19的源极、第二十二MOS管M22的漏极和第二十三MOS管M23的漏极连接，第二十MOS管M20的栅极和第二十三MOS管M23的栅极连接且其连接端为第一二输入异或/同或门R1的第一输入端，第二十MOS管M20的源极、第二十二MOS管M22的源极和第二十四MOS管M24的漏极连接，第二十一MOS管M21的栅极和第二十二MOS管M22的栅极连接且其连接端为第一二输入异或/同或门R1的第一反相输入端，第二十一MOS管M21的源极、第二十三MOS管M23的源极和第二十五MOS管M25的漏极连接，第二十四MOS管M24的栅极为第一二输入异或/同或门R1的第二输入端，第二十五MOS管M25的栅极为第一二输入异或/同或门R1的第二反相输入端，第二十四MOS管M24的源极、第二十五MOS管M25的源极和第二十六MOS管M26的漏极连接，第二十六MOS管M26的源极接地；第二二输入异或/同或门R2、第三二输入异或/同或门R3、第四二输入异或/同或门R4、第五二输入异或/同或门R5、第六二输入异或/同或门R6、第七二输入异或/同或门R7和第八二输入异或/同或门R8的结构和第一二输入异或/同或门R1相同。

如图6(a)和图6(b)所示，本实施例中，第一二输入或非/或门O1包括第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37和第三十八MOS管M38；第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29和第三十MOS管M30均为P型MOS管，第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37和第三十八MOS管M38均为N型MOS管；第二十七MOS管M27的源极、第二十八MOS管M28的源极、第二十九MOS管M29的源极、第三十MOS管M30的源极和第三十三MOS管M33的栅极均接入电源，第二十七MOS管M27的栅极、第三十MOS管M30的栅极和第三十八MOS管M38的栅极连接且其连接端为第一二输入或非/或门O1的时钟端，第二十七MOS管M27的漏极、第二十八MOS管M28的漏极、第二十九MOS管M29的栅极、第三十一MOS管M31的漏极和第三十二MOS管M32的栅极连接且其连接端为第一二输入或非/或门O1的或非逻辑输出端，第二十九MOS管M29的漏极、第三十MOS管M30的漏极、第二十八MOS管M28的栅极、第三十一MOS管M31的栅极和第三十二MOS管M32的漏极连接且其连接端为第一二输入或非/或门O1的或逻辑输出端，第三十一MOS管M31的源极、第三十六MOS管M36的漏极、第三十三MOS管M33的漏极和第三十四MOS管M34的漏极连接，第三十二MOS管M32的源极、第三十三MOS管M33的源极和第三十五MOS管M35的漏极连接，第三十四MOS管M34的栅极为第一二输入或非/或门O1的第一输入端，第三十五MOS管M35的栅极为第一二输入或非/或门O1的第一反相输入端，第三十六MOS管M36的栅极为第一二输入或非/或门O1的第二输入端，第三十七MOS管M37的栅极为第一二输入或非/或门O1的第二反相输入端，第三十四MOS管M34的源极、第三十五MOS管M35的源极和第三十七MOS管M37的漏极连接，第三十六MOS管M36的源极、第三十七MOS管M37的源极和第三十八MOS管M38的漏极连接，第三十八MOS管M38的源极接地；第二二输入或非/或门O2、第三二输入或非/或门O3、第四二输入或非/或门O4、第五二输入或非/或门O5和第六二输入或非/或门O6的结构和第一二输入或非/或门O1相同。

如图7(a)和图7(b)所示，本实施例中，第一三输入或非/或门Q1包括第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第四十四MOS管M44、第四十五MOS管M45、第四十六MOS管M46、第四十七MOS管M47、第四十八MOS管M48、第四十九MOS管M49、第五十MOS管M50、第五十一MOS管M51和第五十二MOS管M52；第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41和第四十二MOS管M42均为P型MOS管，第四十三MOS管M43、第四十四MOS管M44、第四十五MOS管M45、第四十六MOS管M46、第四十七MOS管M47、第四十八MOS管M48、第四十九MOS管M49、第五十MOS管M50、第五十一MOS管M51和第五十二MOS管M52均为N型MOS管；第三十九MOS管M39的源极、第四十MOS管M40的源极、第四十一MOS管M41的源极、第四十二MOS管M42的源极和第四十五MOS管M45的栅极均接入电源，第三十九MOS管M39的栅极、第四十二MOS管M42的栅极和第五十二MOS管M52的栅极连接且其连接端为第一三输入或非/或门Q1的时钟端；第三十九MOS管M39的漏极、第四十MOS管M40的漏极、第四十一MOS管M41的栅极、第四十三MOS管M43的漏极和第四十四MOS管M44的栅极连接且其连接端为第一三输入或非/或门Q1的或非逻辑输出端，第四十MOS管M40的栅极、第四十一MOS管M41的漏极、第四十二MOS管M42的漏极、第四十三MOS管M43的栅极和第四十四MOS管M44的漏极连接且其连接端为第一三输入或非/或门Q1的或逻辑输出端，第四十三MOS管M43的源极、第四十五MOS管M45的漏极、第四十六MOS管M46的漏极、第四十八MOS管M48的漏极和第五十MOS管M50的漏极连接，第四十四MOS管M44的源极、第四十五MOS管M45的源极和第四十七MOS管M47的漏极连接，第四十六MOS管M46的源极、第四十七MOS管M47的源极和第四十九MOS管M49的漏极连接，第四十六MOS管M46的栅极为第一三输入或非/或门Q1的第一输入端，第四十七MOS管M47的栅极为第一三输入或非/或门Q1的第一反相输入端，第四十八MOS管M48的栅极为第一三输入或非/或门Q1的第二输入端，第四十九MOS管M49的栅极为第一三输入或非/或门Q1的第二反相输入端，第五十MOS管M50的栅极为第一三输入或非/或门Q1的第三输入端，第五十一MOS管M51的栅极为第一三输入或非/或门Q1的第三反相输入端，第四十八MOS管M48的源极、第四十九MOS管M49的源极和第五十一MOS管M51的漏极连接，第五十MOS管M50的源极、第五十一MOS管M51的源极和第五十二MOS管M52的漏极连接，第五十二MOS管M52的源极接地；第二三输入或非/或门Q2的结构和第一三输入或非/或门Q1相同。

采用TSMC 65nm CMOS工艺器件参数，使用Spectre工具对本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器进行仿真分析。各逻辑门的P型MOS宽长比为120nm/60nm，第四MOS管M4宽长比为120nm/60nm，其他N型MOS宽长比均取240nm/60nm；反相器选用TSMC标准单元库中的INVD0，图8给出了部分模拟波形，其中工作频率为100MHz，第一个加数A₃A₂A₁A₀、第二个加数B₃B₂B₁B₀和进位信号C_in分别为“10100001...”、“11000010...”和“01101011...”。从图中可以看出，在时钟信号clk＝0时，加法器处在预充电阶段，各输出信号均被预充至高电平；在时钟信号clk＝1时，加法器进入求值阶段，其输出C₃S₃S₂S₁S₀为“10110...”，与实际结果一致，证明本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器逻辑功能正确。

将本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器与现有的传统4位超前进位加法器进行比较，以不同时钟周期内的电源电流、功耗的差异来反映电路的抗DPA攻击性能。其中，图9为现有的加法器的电流曲线图，图10为现有的加法器的功耗曲线图；图11为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的电流曲线图；图12为本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器的功耗曲线图。分析图9和图11可知，现有的加法器电源电流特性依赖输入信号，在不同输入信号时会产生相对应的电流，而本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器在每一个时钟周期内，无论输入信号如何，都具有大致相同的电源电流特性。分析图10、图12可知，本发明的利用灵敏放大型逻辑的防御差分功耗分析加法器在不同的时钟周期内都具有一致的功耗曲线，具有功耗独立于输入信号的特性，能够有效抵御DPA攻击。