静电放电防护电路及具有静电放电防护机制的芯片

摘要

本发明提供一种静电放电防护电路及具有静电放电防护机制的芯片。静电放电防护电路包括以浮动栅极结构为基础的输入检测单元以及静电释放单元。输入检测单元用以检测焊垫上是否发生静电放电现象，并且据以产生静电检测信号。静电释放单元从输入检测单元的输出端接收静电检测信号，并且依据静电检测信号决定是否导通放电路径，借以在发生静电放电现象时将焊垫上的电能传导至参考端。输入检测单元在输出端与焊垫或参考端之间建立等效阻抗作为静电检测阻抗，并且基于静电检测阻抗产生指示是否发生静电放电现象的静电检测信号；其可在小尺寸的电路布局设计中维持较佳的漏电流特性，使得整体静电放电侦测检测的稳定性得以提高。

说明书

技术领域

本发明是有关于一种应用于芯片的静电放电防护技术，且特别是有关于一种静电放电防护电路及具有静电放电防护机制的芯片。

背景技术

为了保护集成电路免于受到静电放电现象的破坏，建构于芯片上的静电放电防护电路成为芯片中必要的元件。在习知的技术领域中，一般的金氧半场效晶体管电容常被应用于静电放电防护电路的架构，借以通过电容耦合效应来检测静电放电现象的发生。

为了要能实现静电放电检测的功能，静电放电防护电路中通常需要设计具有一定电容值(约为25nF)的电容作为检测电容，但在传统的金氧半场效晶体管电容的电路布局设计下，要达到所述电容值的电容设计势必会占据相当的面积，使得芯片整体布局面积难以减缩。除此之外，在先进制程(如深次微米制程)的芯片中，由于采用更薄的栅极氧化层(gate oxide)以及更浅的接面(junction)深度，栅极耦合式晶体管电容的漏电问题可能会显著提升，使得静电放电防护失效的问题更为严重。

发明内容

本发明提供一种静电放电防护电路及具有静电放电防护机制的芯片，其可在小尺寸的电路布局设计中维持较佳的漏电流特性，使得整体静电放电检测的稳定性得以提高，并且符合先进制程的需求。

本发明的静电放电防护电路适于配置于芯片中以进行静电放电防护。静电放电防护电路包括以浮动栅极结构为基础的输入检测单元。以浮动栅极结构为基础的输入检测单元适于耦接芯片的焊垫，其可用以检测焊垫上是否发生静电放电现象，并且据以产生静电检测信号。静电释放单元耦接输入检测单元的输出端与焊垫，用以从输入检测单元的输出端接收静电检测信号，并 且依据静电检测信号决定是否导通放电路径，借以在发生静电放电现象时将焊垫上的电能传导至参考端。输入检测单元在输出端与焊垫或参考端之间建立等效阻抗作为静电检测阻抗，并且基于静电检测阻抗产生指示是否发生静电放电现象的静电检测信号。

本发明的具有静电放电防护机制的芯片包括焊垫、电路核心以及静电放电防护电路。电路核心耦接焊垫，用以从焊垫接收控制信号，并且依据控制信号执行对应的功能。静电放电防护电路用以对芯片进行静电放电防护。静电放电防护电路包括以浮动栅极结构为基础的输入检测单元以及静电释放单元。以浮动栅极结构为基础的输入检测单元适于耦接芯片的焊垫，用以检测焊垫上是否发生静电放电现象，并且据以产生静电检测信号。静电释放单元耦接输入检测单元与焊垫，用以依据静电检测信号决定是否导通放电路径，借以在发生静电放电现象时将焊垫上的电能传导至参考端。输入检测单元在其输出端与焊垫或参考端之间建立等效阻抗作为静电检测阻抗，并且基于静电检测阻抗产生指示是否发生静电放电现象的静电检测信号。

基于上述，本发明的静电放电防护电路及具有静电放电防护机制的芯片可借由应用以浮动栅极架构为基础的电路配置来提供较佳的等效阻抗特性，使得芯片的整体电路布局的面积得以减缩，从而符合先进制程的需求。此外，透过所述浮动栅极架构的电路应用，本案所述的静电放电防护电路及芯片也不会如应用传统MOS晶体管的电路般，可能会因为晶体管介电层较薄的原因而产生较大的漏电流，因此本案的电路运作的稳定性得以提升。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为本发明一实施例的具有静电放电防护机制的芯片的示意图；

图2A为本发明第一实施例的静电放电防护电路的示意图；

图2B为依照图2A的一实施例的浮动栅极晶体管的结构示意图；

图3A为依照图2A的一实施例的静电放电防护电路的电路架构示意图；

图3B为依照图2A的另一实施例的静电放电防护电路的电路架构示意图；

图3C为依照图2A的又一实施例的静电放电防护电路的电路架构示意图；

图4为本发明第二实施例的静电放电防护电路的示意图；

图5A为依照图4的一实施例的静电放电防护电路的电路架构示意图；

图5B为依照图4的另一实施例的静电放电防护电路的电路架构示意图；

图6为本发明第三实施例的静电放电防护电路的示意图；

图7A为依照图6的一实施例的静电放电防护电路的电路架构示意图；

图7B为依照图6的另一实施例的静电放电防护电路的电路架构示意图；

图8依照图6的一实施例的浮动栅极晶体管的电路布局示意图。

附图标记说明：

10：芯片；

20：焊垫；

60、920：电路核心；

100、200、300、300’、300”、400、500、500’、600、700、700'：静电放电防护电路；

110、210、310、310’、310”、410、510、510’、610、710、710’：输入检测单元；

120、220、320、420、520、620、720：静电释放单元；

BD：基底；

Cd：检测电容；

Ced：等效检测电容；

Cegp、Ceip、Ced1、Ceip2、Ceip3：等效电容；

Ccl：耦合电容；

CGE、CGE1、CGE2、CGE3：控制栅极电极；

DE：漏极电极；

EQC200、EQC300、EQC300’、EQC300”、EQC400、EQC500、EQC500’、EQC700：等效电路；

FGE、FGE1、FGE2、FGE3：浮动栅极电极；

FGT、FGT1、FGT2、FGT3、SWFGT：浮动栅极晶体管；

GEU：电极单元；

GPL：栅极介电层；

IPL：闸间介电层；

NA：节点；

Rd：检测电阻；

Red：等效检测电阻；

Sc：控制信号；

SE：源极电极；

Sed：静电检测信号；

SWT、T：晶体管；

T1：浮动栅极晶体管的第一端；

T2：浮动栅极晶体管的第二端；

TL：传输线路；

VSS：参考端。

具体实施方式

图1为本发明一实施例的具有静电放电防护机制的芯片的示意图。请参照图1，本实施例的具有静电放电防护机制的芯片10包括焊垫20、电路核心60以及静电放电防护电路100。

焊垫20是用以与芯片10外部线路连接的接口。电路核心60耦接焊垫20，借以从焊垫20接收控制信号Sc，并且依据控制信号执行芯片10对应的功能。静电放电防护电路100耦接在焊垫20与电路核心60之间的传输线路TL上，其可用以对芯片10进行静电放电防护，借以在芯片10产生静电放电现象时，将电能传导至参考端VSS(芯片10中的最低电位，例如为接地端)，而使静电电流不会流入电路核心60中造成电路核心60的损毁。

此外，虽然本实施例的芯片10系示出以包括一焊垫20为例，但本发明不以此为限。在其他范例实施例中，所述芯片10可根据其应用而包括多个焊垫，其中各焊垫可分别接收对应的信号。在有多个焊垫的应用中，静电放电防护电路100可依据设计考量而设置在所述多个焊垫其中之一或多个的传输线路上。

详细而言，本实施例的静电放电防护电路100包括输入检测单元110以 及静电释放单元120。输入检测单元110经由传输线路TL耦接至焊垫20，其中输入检测单元110可检测焊垫20上是否发生静电放电现象，并且据以产生指示检测结果的静电检测信号Sed。在本实施例中，输入检测单元110是以浮动栅极结构所构成，其可透过浮动栅极结构中的多个栅极电极(例如浮动栅极电极与控制栅极电极)的结构配置而在焊垫20与输入检测单元110的输出端之间及/或输入检测单元110的输出端与参考端VSS之间建立一等效阻抗，并且以所述等效阻抗作为静电检测阻抗来产生指示是否发生静电放电现象的静电检测信号Sed。

静电释放单元120耦接输入检测单元110的输出端，并且经由传输线路TL耦接焊垫20与电路核心60。静电释放单元120可从输入检测单元110的输出端接收静电检测信号Sed，并且依据静电检测信号决定是否导通位于焊垫20与参考端VSS之间的一放电路径，借以在发生静电放电现象时，通过导通的放电路径来将焊垫20上的静电电流传导至参考端VSS。

在本实施例中，输入检测单元110可例如为由串接于焊垫20与参考端VSS之间的检测电容(未示出)及检测电阻(未示出)所构成的电路架构。所述输入检测单元110的输出端可例如为所述检测电容及侦侧电阻之间的共节点。其中，所述检测电容与检测电阻至少其中一者系可基于以浮动栅极结构为基础的电路架构而等效地建立。另一方面，静电释放单元120可例如为一晶体管开关，其可依据所述电容与电阻的共节点上的电压决定是否导通。

更具体地说，相较于传统的以金氧半场效晶体管(底下简称“MOS晶体管”)为基础的电容配置而言，浮动栅极架构中的多个栅极电极可以在相同的布局面积下，提供更高的等效电容值。换言之，在同一电容值下，以浮动栅极架构为基础的输入检测单元110可相较于以一般MOS晶体管为基础的输入检测单元具有较小的布局面积。

除此之外，由于浮动栅极架构中具有多个栅极电极与介电层交叠配置的架构，因此相较于传统的MOS晶体管而言，即使在微小制程(例如65nm制程)的应用中，也不会因为介电层厚度较薄而造成严重的漏电情形，使得本案的应用浮动栅极架构来实现的静电放电防护电路100的整体电路特性表现可明显佳于传统的静电放电防护电路。

底下以图2A至图8的架构作为范例来进一步说明本案的静电放电防护 电路100的各种实施态样。

图2A为本发明第一实施例的静电放电防护电路的示意图。图2B为依照图2A的一实施例的浮动栅极晶体管的结构示意图。请先参照图2A，本实施例的静电放电防护电路200包括输入检测单元210以及静电释放单元220。其中，输入检测单元210包括浮动栅极晶体管FGT以及检测电阻Rd。静电释放单元220包括晶体管SWT。

在输入检测单元210中，浮动栅极晶体管FGT具有第一端、第二端以及控制端。浮动栅极晶体管FGT的第一端与第二端连接在一起，并且经由传输线路TL连接至焊垫20。浮动栅极晶体管FGT的控制端则经由节点NA耦接至检测电阻Rd的第一端。检测电阻Rd的第二端耦接至参考端VSS。于此配置底下，浮动栅极晶体管FGT可被等效为耦接在传输线路TL与节点NA之间的等效检测电容Ced，如等效电路EQC200所示。另外，在本实施例中，浮动栅极晶体管FGT与检测电阻Rd的共节点NA会被作为输入检测单元210的输出端耦接至静电释放单元220。

在静电释放单元220中，晶体管SWT的第一端经由传输线路TL耦接焊垫20，晶体管SWT的第二端耦接参考端VSS，并且晶体管SWT的控制端耦接输入检测单元210的输出端(即，节点NA)以接收静电检测信号Sed。其中，晶体管SWT可依设计需求而选用n型MOS晶体管或p型MOS晶体管。

此外，本实施例的浮动栅极晶体管FGT的具体结构可如图2B所示。请一并参照图2A与图2B，浮动栅极晶体管FGT的结构包括控制栅极电极CGE、闸间介电层IPL、浮动栅极电极FGE、栅极介电层GPL、漏极电极DE、源极电极SE以及基底BD。其中，栅极介电层GPL、浮动栅极电极FGE、闸间介电层IPL以及控制栅极电极CGE依序堆叠配置于基底BD上。换言之，栅极介电层GPL配置于基底BD与浮动栅极电极FGE之间，并且闸间介电层IPL配置于浮动栅极电极FGE与控制栅极电极CGE之间。另外，漏极电极DE与源极电极SE分别被配置于基底BD的井区(well region)内，并且与控制栅极电极CGE、闸间介电层IPL、浮动栅极电极FGE以及栅极介电层GPL相互电性分离。

在浮动栅极晶体管FGT的架构中，漏极电极DE可作为浮动栅极晶体管FGT的第一端T1，源极电极SE可作为浮动栅极晶体管FGT的第二端T2， 并且控制栅极电极CGE与浮动栅极电极FGE其中之一可作为浮动栅极晶体管FGT的控制端(此部分会在后续图3A与图3B实施例中分别说明)。其中，浮动栅极晶体管FGT可依设计者的设计需求而为N型晶体管或P型晶体管。

基于图2A所示出的输入检测单元210的架构，其整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及检测电阻Rd所构成的电路架构，如等效电路EQC200所示。

另外应注意的是，图2B所示出的浮动栅极晶体管FGT的架构仅系示意，其并非用以限定本发明所述的浮动栅极晶体管或以浮动栅极架构为基础的输入检测单元的具体架构。于本领域中具有通常知识者应可于参照本案说明书后了解，本案的输入检测单元220亦可应用其他结构配置的浮动栅极晶体管来实现，本发明不以此为限。

底下以图3A至图3C来进一步说明上述第一实施例的不同的具体线路连接范例。其中，图3A为依照图2A的一实施例的静电放电防护电路的电路架构示意图。图3B为依照图2A的另一实施例的静电放电防护电路的电路架构示意图。图3C为依照图2A的又一实施例的静电放电防护电路的电路架构示意图。

请先参照图3A，本实施例的静电放电防护电路300包括输入检测单元310以及静电释放单元320。输入检测单元310包括浮动栅极晶体管FGT以及检测电阻Rd，并且静电释放单元320包括晶体管SWT。其中，浮动栅极晶体管FGT是以p型MOS晶体管作为实施范例，并且晶体管SWT是以n型MOS晶体管作为实施范例，但本发明不仅限于此。

在本实施例中，浮动栅极晶体管FGT的浮动栅极电极FGE耦接输入检测单元310的输出端(即，节点NA)以输出静电检测信号Sed。漏极电极DE(即，浮动栅极晶体管FGT的第一端T1)以及源极电极SE(即，浮动栅极晶体管FGT的第二端T2)共同耦接焊垫20。其中，浮动栅极晶体管FGT会在浮动栅极电极FGE与焊垫20之间建立一等效电容Cegp，并且在浮动栅极电极FGE与控制栅极电极CGE之间建立另一等效电容Ceip。所述两等效电容Cegp与Ceip可视为并联耦接于传输线路TL与节点NA之间，如等效电路EQC300所示。

换言之，浮动栅极晶体管FGT会在焊垫20与输出端/节点NA之间建立一等效检测电容Ced，而所述等效检测电容Ced的电容值为等效电容Cegp与Ceip的总和。因此，基于图3A所示出的输入检测单元310的架构，其整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及检测电阻Rd所构成的电路架构。

请接着参照图3B，本实施例的静电放电防护电路300’包括输入检测单元310’以及静电释放单元320。其中，本实施例的静电放电防护电路300’与前述图3A实施例的静电放电防护电路300大致相同，两者间的差异仅在于本实施例的输入检测单元310’中的浮动栅极晶体管FGT与周边线路的连接组态和前述实施例不同。

详细而言，在本实施例中，浮动栅极晶体管FGT是以控制栅极电极CGE耦接至节点NA，而浮动栅极晶体管FGT中的浮动栅极电极FGE则是处于浮接状态(floating)。此外，浮动栅极晶体管FGT的漏极电极与源极电极会共同经由传输线路TL耦接焊垫20。于此配置底下，浮动栅极晶体管FGT会在控制栅极电极CGE与焊垫20之间(即，节点NA与焊垫20之间)建立等效检测电容Ced。因此，输入检测单元310’的整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及检测电阻Rd所构成的电路架构，如等效电路EQC300’所示。

除此之外，本实施例的其他部分的电路架构与运作皆与前述图3A实施例相同，于此不再赘述。

请接着参照图3C，本实施例的静电放电防护电路300”与前述图3B实施例的静电放电防护电路300’大致相同，两者间的差异仅在于本实施例是利用晶体管T来实现输入检测单元310的检测电阻结构。

详细而言，在本实施例中，晶体管T是示出以n型MOS晶体管为例(但不仅限于此)。晶体管T的漏极耦接节点NA，晶体管T的源极耦接参考端VSS，并且晶体管T的栅极经由传输线路TL耦接焊垫20。于此配置底下，晶体管T会在其漏极与源极之间(即，节点NA与参考端VSS之间)建立一等效检测电阻Red。因此，输入检测单元310”的整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及等效检测电阻Red所构成的电路架构，如等效电路EQC300”所示。

除此之外，本实施例的其他部分的电路架构与运作皆与前述图3B实施例相同，于此不再赘述。

图4为本发明第二实施例的静电放电防护电路的示意图。请参照图4，本实施例的静电放电防护电路400包括输入检测单元410以及静电释放单元420。其中，输入检测单元410包括检测电容Cd以及浮动栅极晶体管FGT。静电释放单元420包括晶体管SWT。

在输入检测单元410中，检测电容Cd的第一端经由传输线路TL连接至焊垫20，并且检测电容Cd的第二端耦接至节点NA。浮动栅极晶体管FGT具有第一端、第二端以及控制端。浮动栅极晶体管FGT的第一端耦接至节点NA。浮动栅极晶体管FGT的第二端耦接至参考端VSS。浮动栅极晶体管FGT的控制端经由传输线路TL耦接至焊垫20。另外，在本实施例中，检测电容Cd与浮动栅极晶体管FGT的共节点NA会被作为输入检测单元410的输出端耦接至静电释放单元420。

在静电释放单元420中，晶体管SWT的第一端经由传输线路TL耦接焊垫20，晶体管SWT的第二端耦接参考端VSS，并且晶体管SWT的控制端耦接输入检测单元410的输出端(即，节点NA)以接收静电检测信号Sed。

具体而言，本实施例所述的静电放电防护电路400与前述图2A的第一实施例的静电放电防护电路200大致相同，两者间的主要差异在于本实施例的输入检测单元410是以浮动栅极晶体管FGT来实现检测电阻的架构。而检测电容Cd则可依据设计者的设计考量选用被动式电容元件、晶体管或浮动栅极晶体管来实施(将于后续实施例中分别举例说明)。其中，虽然本实施例的输入检测单元410所应用的元件与前述实施例不同，但其整体等效电路架构仍可视为串接于焊垫20与参考端VSS之间的检测电容Cd及等效检测电阻Red所构成的电路架构，如等效电路EQC400所示。

除此之外，本实施例的浮动栅极晶体管FGT的具体结构可参照图2B实施例的说明，于此不再重复赘述。

底下以图5A与图5B来进一步说明上述第二实施例的不同的具体线路连接范例。其中，图5A为依照图4的一实施例的静电放电防护电路的电路架构示意图。图5B为依照图4的另一实施例的静电放电防护电路的电路架构示意图。

请先参照图5A，本实施例的静电放电防护电路500包括输入检测单元510以及静电释放单元520。输入检测单元510包括检测电容Cd以及浮动栅极晶体管FGT，并且静电释放单元520包括晶体管SWT。其中，浮动栅极晶体管FGT与晶体管SWT皆是以n型MOS晶体管作为实施范例，但本发明不仅限于此。

在本实施例中，检测电容Cd的第一端经由传输线路TL耦接焊垫20，并且检测电容Cd的第二端耦接至节点NA。浮动栅极晶体管FGT的控制栅极电极CGE经由传输线路TL耦接焊垫20。浮动栅极晶体管FGT的浮动栅极电极FGE与漏极电极共同耦接至节点NA，并且经由节点NA耦接至检测电容Cd的第二端。其中，浮动栅极晶体管FGT会在其浮动栅极电极FGE与参考端VSS之间(即，节点NA与参考端VSS之间)建立一等效检测电阻Red。此外，浮动栅极晶体管FGT还会在其浮动栅极电极FGE与其控制栅极电极CGE之间建立一等效电容Ceip。所述等效电容Ceip可视为与检测电容Cd并联耦接于传输线路TL与节点NA之间，如等效电路EQC500所示。

换言之，浮动栅极晶体管FGT会在焊垫20与输出端/节点NA之间建立一等效检测电容Ced，而所述等效检测电容Ced的电容值为等效电容Ceip与检测电容Cd的总和。因此，基于图5A所示出的输入检测单元510的架构，其整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及等效检测电阻Red所构成的电路架构。

请接着参照图5B，本实施例的静电放电防护电路500’包括输入检测单元510’以及静电释放单元520。其中，本实施例的静电放电防护电路500’与前述图5A实施例的静电放电防护电路500大致相同，两者间的差异在于本实施例除了利用浮动栅极晶体管FGT2来实现输入检测单元510’的检测电阻结构外，还进一步利用浮动栅极晶体管FGT1来实现输入检测单元510’的检测电容结构。

详细而言，在本实施例中，浮动栅极晶体管FGT1是示出以p型MOS晶体管为例(但不仅限于此)。浮动栅极晶体管FGT1的控制栅极电极CGE1耦接至节点NA，并且浮动栅极晶体管FGT1的浮动栅极电极FGE1处于浮接状态(floating)。此外，浮动栅极晶体管FGT1的漏极电极与源极电极会共同经由传输线路TL耦接焊垫20。换言之，本实施例的浮动栅极晶体管FGT1 的外部线路配置类似于前述图2B实施例的浮动栅极晶体管FGT。

此外，本实施例的浮动栅极晶体管FGT2的外部线路配置类似于前述图5A实施例的浮动栅极晶体管FGT。于此不再赘述。

在本实施例中，浮动栅极晶体管FGT1会在其控制栅极电极CGE1与焊垫20之间建立一等效电容Ced1，并且浮动栅极晶体管FGT2会在其浮动栅极电极FGE2与其控制栅极电极CGE2之间建立另一等效电容Ceip2。所述两等效电容Ced1与Ceip2可视为并联耦接于传输线路TL与节点NA之间，如等效电路EQC500’所示。

换言之，浮动栅极晶体管FGT1与FGT2会在焊垫20与输出端/节点NA之间建立一等效检测电容Ced，而所述等效检测电容Ced的电容值为等效电容Ced1与Ceip2的总和。因此，基于图5B所示出的输入检测单元510’的架构，其整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及等效检测电阻Rd所构成的电路架构。

另外附带一提的是，上述图5A与图5B实施例虽仅示出以被动式电容元件与浮动栅极晶体管作为输入检测单元510/510’的检测电容做为实施范例，但本发明不仅限于此。类似于前述图3C实施例的概念，第二实施例所述及的检测电容也可以利用MOS晶体管的架构来实现。

图6为本发明第三实施例的静电放电防护电路的示意图。请参照图6，本实施例的静电放电防护电路600包括输入检测单元610以及静电释放单元620。其中，输入检测单元610包括检测电容Cd以及检测电阻Rd。静电释放单元620包括浮动栅极晶体管SWFGT。

在输入检测单元610中，检测电容Cd的第一端经由传输线路TL连接至焊垫20，并且检测电容Cd的第二端耦接至节点NA。检测电阻Rd的第一端耦接节点NA，并且经由节点NA耦接至检测电容Cd的第二端。检测电阻Rd的第二端耦接至参考端VSS。另外，在本实施例中，检测电容Cd与检测电阻Rd的共节点NA会被作为输入检测单元610的输出端耦接至静电释放单元620。

在静电释放单元620中，浮动栅极晶体管SWFGT的第一端经由传输线路TL耦接焊垫20，浮动晶体管SWFGT的第二端耦接参考端VSS，并且浮动栅极晶体管SWFGT的控制端耦接输入检测单元610的输出端(即，节点 NA)以接收静电检测信号Sed。此外，浮动栅极晶体管SWFGT在运作上类似于前述实施例的晶体管T，其会反应于接收到的静电检测信号Sed而决定是否导通，借以在发生静电放电现象时将焊垫上的静电电流传导至参考端VSS。

具体而言，本实施例所述的静电放电防护电路600与前述图2A的第一实施例及图4的第二实施例的主要差异在于本实施例是以浮动栅极晶体管SWFGT来实现静电释放单元620的架构。其中，输入检测单元610中的检测电容Cd与检测电阻Rd可基于前述实施例的教示而选用被动元件、一般晶体管或浮动栅极晶体管来实施。

更具体地说，本实施例以浮动栅极晶体管SWFGT作为静电释放单元620，除了可以在发生静电放电现象时导通放电路径，使得静电电流可通过导通的浮动栅极晶体管SWFGT而被引导至参考端VSS之外，由于浮动栅极晶体管SWFGT会在其浮动栅极电极与焊垫20之间建立一额外的等效电容。此等效电容会协同输入检测单元610的检测电容Cd共同作用，使得焊垫20与节点NA之间的等效电容值得以提升。

除此之外，本实施例的浮动栅极晶体管SWFGT的具体结构可参照图2B实施例的说明，于此不再重复赘述(但电路布局可有不同实施方式，于后续实施例会进一步说明)。

底下以图7A与图7B来进一步说明上述第三实施例的不同的具体线路连接范例。其中，图7A为依照图6的一实施例的静电放电防护电路的电路架构示意图。图7B为依照图6的另一实施例的静电放电防护电路的电路架构示意图。

请先参照图7A，本实施例的静电放电防护电路700包括输入检测单元710以及静电释放单元720。输入检测单元710包括检测电容Cd以及侦侧电阻Rd，并且静电释放单元720包括浮动栅极晶体管SWFGT。其中，浮动栅极晶体管FGT是以n型MOS晶体管作为实施范例，但本发明不仅限于此。

在本实施例中，检测电容Cd的第一端经由传输线路TL耦接焊垫20，并且检测电容Cd的第二端耦接至节点NA。测电阻Rd的第一端耦接节点NA，并且经由节点NA耦接至检测电容Cd的第二端。检测电阻Rd的第二端耦接至参考端VSS。浮动栅极晶体管SWFGT的控制栅极电极CGE与漏极电极共 同经由传输线路TL耦接焊垫20。浮动栅极晶体管SWFGT的浮动栅极电极FGE耦接至节点NA，并且经由节点NA耦接检测电容Cd的第二端与检测电阻Rd的第一端。浮动栅极晶体管SWFGT的源极电极耦接参考端VSS。其中，浮动栅极晶体管SWFGT会在其浮动栅极电极FGE与控制栅极电极CGE之间(即，节点NA与焊垫20之间)建立一等效电容Ceip。所述等效电容Ceip可视为与检测电容Cd并联耦接于传输线路TL与节点NA之间，如等效电路EQC700所示。

换言之，浮动栅极晶体管SWFGT会与检测电容Cd共同在焊垫20与输出端/节点NA之间建立一等效检测电容Ced，而所述等效检测电容Ced的电容值为等效电容Ceip与检测电容Cd的总和。因此，基于图7A所示出的输入检测单元710与静电释放单元720的架构，其电容部分的等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及检测电阻Rd所构成的电路架构。

请接着参照图7B，本实施例的静电放电防护电路700’包括输入检测单元710’以及静电释放单元720。其中，本实施例的静电放电防护电路700’与前述图7A实施例的静电放电防护电路700大致相同，两者间的差异在于本实施例除了利用浮动栅极晶体管SWFGT作为静电释放单元720外，还进一步利用浮动栅极晶体管FGT1与FGT2来实现输入检测单元710’的检测电容与检测电阻结构。

详细而言，在本实施例中，浮动栅极晶体管FGT1是示出以p型MOS晶体管为例，并且浮动栅极晶体管FGT2是示出以n型MOS晶体管为例(但不仅限于此)。于此，浮动栅极晶体管FGT1与FGT2的外部线路配置类似于前述图5B实施例的浮动栅极晶体管FGT1与FGT2。

在本实施例中，浮动栅极晶体管FGT1会在其控制栅极电极CGE1与焊垫20之间建立一等效电容Ced1。浮动栅极晶体管FGT2会在其浮动栅极电极FGE2与其控制栅极电极CGE2之间建立另一等效电容Ceip2，并且在其漏极电极与源极电极之间建立一等效检测电阻Red。浮动栅极晶体管FGT3会在其浮动栅极电极FGE3与其控制栅极电极CGE3之间建立另一等效电容Ceip3。所述三等效电容Ced1、Ceip2及Ceip3可视为并联耦接于传输线路TL与节点NA之间，并且等效检测电阻Red可视为耦接于节点NA与参考端VSS 之间，如等效电路EQC700’所示。

换言之，浮动栅极晶体管FGT1、FGT2及SWFGT会在焊垫20与输出端/节点NA之间建立一等效检测电容Ced，而所述等效检测电容Ced的电容值为等效电容Ced1、Ceip2及Ceip3的总和。因此，基于图7B所示出的输入检测单元710’与静电释放单元720的架构，其整体等效电路可视为串接于焊垫20与参考端VSS之间的等效检测电容Ced及等效检测电阻Red所构成的电路架构。

另外附带一提的是，上述图7A与图7B实施例虽仅示出以被动式电容元件与浮动栅极晶体管作为输入检测单元710/710’的检测电容及侦侧电阻做为实施范例，但本发明不仅限于此。类似于前述图3C实施例的概念，第三实施例所述及的检测电容与检测电阻也可以利用MOS晶体管的架构来实现。

除此之外，在本实施例的应用中，作为静电释放单元720的浮动栅极晶体管SWFGT还可透过如图8所示出的电路布局来实现较佳的静电放电检测稳定性，图8依照图6的一实施例的浮动栅极晶体管的电路布局示意图。

请同时参照图7A与图8，在本实施例中，浮动栅极晶体管SWFGT的控制栅极电极CGE可例如设计为由多个电极单元GEU所构成的多指状结构。其中，每一电极单元GEU以一固定间隔沿一特定方向(于此系示出为由左至右，但不仅限于此)依序排列。由于本实施例的每一电极单元GEU会分别与相邻的电极单元GEU建立一耦合电容Ccl，而所述耦合电容Ccl可以使浮动栅极晶体管SWFGT的等效电容Ceip的等效电容值得以进一步提升。换言之，应用多指状结构的电路布局的浮动栅极晶体管SWFGT，可使等效检测电容Ced的电容值提高，使得耦合至节点NA上的电压更为稳定，并且提高静电放电检测的稳定性。

综上所述，本发明的静电放电防护电路及具有静电放电防护机制的芯片可借由应用以浮动栅极架构为基础的电路配置来提供较佳的等效阻抗特性，使得芯片的整体电路布局的面积得以减缩，从而符合先进制程的需求。此外，透过所述浮动栅极架构的电路应用，本案所述的静电放电防护电路及芯片也不会如应用传统MOS晶体管的电路般，可能会因为晶体管介电层较薄的原因而产生较大的漏电流，因此本案的电路运作的稳定性得以提升。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对 其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。