具有不均匀栅极结构的鳍式场效应晶体管（FinFET）器件结构及其形成方法

摘要

本发明实施例提供了一种FinFET器件结构。FinFET器件结构包括：形成在衬底上方的隔离结构和形成在衬底上方的鳍结构。FinFET器件结构包括形成在鳍结构上方的第一栅极结构和第二栅极结构，并且第一栅极结构在平行于鳍结构的方向上具有第一宽度，第二栅极结构在平行于鳍结构的方向上具有第二宽度，并且第一宽度小于第二宽度。第一栅极结构包括具有第一高度的第一功函数层。第二栅极结构包括具有第二高度的第二功函数层以及第一高度和第二高度之间的差距介于从约1nm至约6nm的范围内。本发明实施例涉及具有不均匀栅极结构的鳍式场效应晶体管(FinFET)器件结构及其形成方法。

说明书

相关申请的交叉引用

本申请要求于2015年5月22日提交的标题为“Fin field effect transistor(FinFET)device structure with uneven gate structure and method for forming the same”的美国临时专利第62/165,569号的优先权，其全部内容通过引用结合于此作为参考。本申请也涉及以下共同代决和共同转让的专利申请：于2015年5月15日提交的标题为“Semiconductor structure with unleveled gate structure and method for forming the same”的美国第14/713,517号，其全部内同通过引用结合于此作为参考。

技术领域

本发明实施例涉及具有不均匀栅极结构的鳍式场效应晶体管(FinFET)器件结构及其形成方法。

背景技术

半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上方形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模式或以其他封装类型来单独地封装单独的管芯。

随着半导体产业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能以及更低的成本，来自制造和设计问题的挑战已引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。利用从衬底延伸的薄垂直 “鳍”(或鳍结构)制造FinFET。在垂直鳍中形成FinFET的沟道。在鳍上方提供栅极。FinFET的优势可包括降低短沟道效应和提供更高的电流。

尽管现有FinFET器件以及制造FinFET器件的方法大体上已足以实现它们的预期目的，但在各方面仍不是完全令人满意的。

发明内容

根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：隔离结构，形成在衬底上方；鳍结构，形成在所述衬底上方；和第一栅极结构和第二栅极结构，形成在所述鳍结构上方，其中，所述第一栅极结构在平行于所述鳍结构的方向上具有第一宽度，所述第二栅极结构在平行于所述鳍结构的方向上具有第二宽度，并且所述第一宽度小于所述第二宽度，以及其中所述第一栅极结构包括具有第一高度的第一功函数层，从所述隔离结构的顶面至所述第一栅极结构的顶面测量所述第一高度；所述第二栅极结构包括具有第二高度的第二功函数层，从所述隔离结构的顶面至所述第二栅极结构的顶面测量所述第二高度；以及差距，位于所述第一高度和所述第二高度之间，介于从约1nm至约6nm的范围内。

根据本发明的另一些实施例，还提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：在衬底上方形成鳍结构，其中，所述衬底包括第一区和第二区；在所述鳍结构上方形成第一伪栅极结构和第二伪栅极结构；在所述衬底上方并且邻近所述伪栅极结构形成层间介电(ILD)结构；去除所述第一伪栅极结构和所述第二伪栅极结构以在所述ILD结构中形成第一沟槽和第二沟槽；在所述第一沟槽中形成第一栅极结构和在所述第二沟槽中形成第二栅极结构，其中，所述第一栅极结构包括第一功函数层，和所述第二栅极结构包括第二功函数层；对所述第一功函数层和所述第二功函数层实施第一等离子体操作并持续第一时间段；以及对所述第一功函数层和所述第二功函数层实施第二等离子体操作并持续第二时间段，其中，所述第一功函数层具有第一高度，和所述第二功函数层具有第二高度，并且所述第一高度和所述第二高度之间的差距介于从约1nm至约6nm的范围内。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成鳍结构；在所述鳍结构上方形成第一伪栅极结构和第二伪栅极结构；在所述衬底上方并且邻近所述第一伪栅极结构和所述第二伪栅极结构形成层间介电(ILD)结构；去除所述第一伪栅极结构和所述第二伪栅极结构以在所述ILD结构中形成第一沟槽和第二沟槽；在所述第一沟槽中形成第一功函数层和在所述第二沟槽中形成第二功函数层；在所述第一功函数层上方形成第一栅电极层和在所述第二功函数层上方形成第二栅电极层；以及通过蚀刻工艺去除所述第一功函数层的部分和所述第二功函数层的部分，其中，所述蚀刻工艺包括第一等离子体操作和第二等离子体操作，并且在零偏置功率下实施所述第二等离子体操作。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。

图1A至图1H示出了根据本发明的一些实施例的形成FinFET器件结构的各个阶段的立体图示。

图2A至图2J示出了根据本发明的一些实施例的形成图1G至图1H中示出的FinFET器件结构的各个阶段的截面图示。

图3示出了根据一些实施例的第一等离子体操作和第二等离子体操作的偏置功率(W)相对于操作时间(秒)。

图4示出了根据本发明的一些实施例的FinFET器件结构的立体图示。

图5A至图5E示出了根据本发明的一些实施例的形成FinFET器件结构的各个阶段的立体图示。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些 仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。

描述了实施例的一些变体。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以替代或消除。

提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1A至图1H示出了根据本发明的一些实施例的形成FinFET器件结构100的各个阶段的立体图示。

参考图1A，提供衬底102。该衬底102可以由硅或其他半导体材料制成。可选地或额外地，该衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102是由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102是由诸如硅锗、碳化硅锗、磷砷化镓或磷铟化镓的合金半导体制成的。在一些实施例中，该衬底102包括外延层。例如，该衬底102具有位于块状半导体上面的外延层。

之后，在衬底102上方形成介电层104和掩模层106，在掩模层106上方形成光刻胶层108。通过图案化工艺图案化光刻胶层108。图案化工艺包括光刻技术和蚀刻工艺。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。该蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。

介电层104是衬底102和掩模层106之间的缓冲层。此外，当去除掩模层106时，介电层104用作停止层。介电层104可以由氧化硅制成。掩模层106可以由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些其他实施例中，在介电层104上方形成多于一个的掩模层106。

通过沉积工艺形成介电层104和掩模层106，沉积工艺诸如化学汽相 沉积(CVD)工艺、高密度等离子体化学汽相沉积(HDPCVD)工艺、旋涂工艺、溅射工艺或另一适用的工艺。

如图1B所示，根据一些实施例，在图案化光刻胶层108之后，通过将图案化的光刻胶层108用作掩模来图案化介电层104和掩模层106。结果获得图案化的衬垫层104和图案化的掩模层106。之后，去除图案化的光刻胶层108。

之后，通过将图案化的介电层104和图案化的掩模层106作为掩模对衬底102实施蚀刻工艺以形成鳍结构110。该蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。

在一些实施例中，通过干蚀刻工艺蚀刻衬底102。干蚀刻工艺包括使用氟基蚀刻剂气体，诸如SF₆、C_xF_y、NF₃或它们的组合。蚀刻工艺可以是时间控制的工艺，并且持续蚀刻工艺直到鳍结构110达到预定高度。在一些其他实施例中，鳍结构110具有从顶部到下部逐渐增大的宽度。

在形成鳍结构110后，去除图案化的介电层104和图案化的掩模层106。如图1C所示，根据一些实施例，形成绝缘层112以覆盖衬底102上方的鳍结构110。

在一些实施例中，绝缘层112是由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、或另一低k介电材料制成的。绝缘层112可以通过化学汽相沉积(CVD)工艺、旋涂玻璃工艺、或另一适用的工艺沉积。

之后，如图1D所示，根据一些实施例，减薄或平坦化绝缘层112以暴露鳍结构110的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺减薄绝缘层112。

作为结果，诸如浅沟槽隔离(STI)结构的隔离结构114围绕鳍结构110。鳍结构110的下部被隔离结构114围绕，和鳍结构110的上部从隔离结构114突出。也就是说，鳍结构110的一部分嵌入在隔离结构114中。隔离结构114防止电气干扰或串扰。

之后，如图1E所示，根据一些实施例，第一伪栅极结构116a和第二伪栅极结构116b形成为横跨鳍结构110并且在隔离结构114上方延伸。第一伪栅极结构116a形成在第一区11中，并且第二伪栅极结构116b形成在 第二区12中。

在一些实施例中，第一伪栅极结构116a包括第一栅极介电层118a和形成在第一伪栅极介电层118a上方的第一伪栅电极层120a。在一些实施例中，第二伪栅极结构116b包括第二伪栅极介电层118b和形成在第二伪栅极介电层118b上方的第二伪栅电极层120b。

在形成第一伪栅极结构116a和第二伪栅极结构116b之后，在第一伪栅极结构116a的相对侧壁上形成第一间隔件122a，并且在第二伪栅极结构116b的相对侧壁上形成第二间隔件122b。第一间隔件122a和第二间隔件122b可以是单层或多层。

在一些实施例中，第一伪栅极结构116a在平行于鳍结构110的方向上具有第一宽度W₁，并且第二伪栅极结构116b在平行于鳍结构110的方向上具有第二宽度W₂。换句话说，从第一间隔件122a的边缘至相对的第一间隔件122a的边缘测量第一宽度W₁。从第二间隔件122b的边缘至相对的第二间隔件122b的边缘测量第二宽度W₂。第一宽度W₁小于第二宽度W₂。

之后，在鳍结构110中形成源极/漏极(S/D)结构124。在一些实施例中，对鳍结构110的邻近第一伪栅极结构116a和第二伪栅极结构116b的部分进行凹进以在鳍结构110的两侧形成凹槽，并且通过外延(epi)工艺在凹槽中生长应变材料以形成源极/漏极(S/D)结构124。此外，应变材料的晶格常数可以不同于衬底102的晶格常数。在一些实施例中，源极/漏极结构124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。

如图1F所示，根据一些实施例，在形成源极/漏极结构124之后，在衬底102上方形成接触蚀刻停止层(CESL)126，并且在接触蚀刻停止层126上方形成层间电介质(ILD)结构128。在一些实施例中，接触蚀刻停止层126是由氮化硅、氮氧化硅和/或其他适用的材料制成的。可以通过等离子体增强CVD、低压CVD、ALD或其他适用的工艺形成接触蚀刻停止层126。

ILD结构128可以包括由多种介电材料制成的多层，多种介电材料诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、 硼磷硅酸盐玻璃(BPSG)、低k介电材料、和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、二苯并环丁烯(BCB)，或聚酰亚胺。ILD结构128可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂、或其他适用的工艺形成。

之后，对ILD结构128实施抛光工艺直到暴露出第一伪栅极结构116a的顶面和第二伪栅极结构116b的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺平坦化ILD结构128。

如图1G所示，根据一些实施例，在形成ILD结构128后，去除第一伪栅极结构116a以在ILD结构128中形成第一沟槽130a和去除第二伪栅极结构116b以在ILD结构128中形成第二沟槽130b。可以通过湿蚀刻工艺或干蚀刻工艺去除第一伪栅极结构116a和第二伪栅极结构116b。

在形成第一沟槽130a和第二沟槽130b之后，如图1H所示，根据一些实施例，分别在第一沟槽130a和第二沟槽130b中形成第一蚀刻的栅极结构132’a和第二蚀刻的栅极结构132’b。

第一蚀刻的栅极结构132’a包括第一蚀刻的栅极介电层134’a，第一蚀刻的功函数层136’a和第一栅电极层138’a。第二蚀刻的栅极结构132’b包括第二蚀刻的栅极介电层134’b，第二蚀刻的功函数层136’b和第二栅电极层138’b。第一蚀刻的栅极结构132’a具有不平齐的表面，和第二蚀刻的栅极结构132’b具有不平齐的表面。

在第一蚀刻的栅极结构132’a上方形成第一硬掩模结构152a，并且在第二蚀刻的栅极结构132’b上方形成第二硬掩模层152b。第一硬掩模结构152a包括第一部分154a、第二部分156a和第三部分158a，并且第一部分154a、第二部分156a和第三部分158a的厚度均不同。

图2A至图2J示出了根据本发明的一些实施例的形成图1G至图1H中的FinFET器件结构的各个阶段的截面图示。图2A是沿着图1G的II’线截取的截面图示。

参考图2A，在第一区11中的第一间隔件122a之间形成第一沟槽130a，并且在第二区12中的第二间隔件122b之间形成第二沟槽130b。第一沟槽 130a在平行于鳍结构110的方向上具有第三宽度W₃，并且第二沟槽在平行于鳍结构110的方向上具有第四宽度W₄。第三宽度W₃基本上等于第一宽度W₁(图1E所示)。第四宽度W₄基本上等于第二宽度W₂(图1E所示)。

第三宽度W₃小于第四宽度W₄。第四宽度W₄大于第三宽度W₃。在一些实施例中，第三宽度W₃是在从约10nm到约100nm的范围内。在一些实施例中，第四宽度W₄是在从约101nm到约500nm的范围内。

如图2B所示，根据一些实施例，在形成第一沟槽130a和第二沟槽130b之后，在第一沟槽130a和第二沟槽130b中共形地形成栅极介电层134。更具体地说，栅极介电层134形成在第一沟槽130a和第二沟槽130b的底面和侧壁上方以及形成在层间介电(ILD)结构128上方。

栅极介电层134可以是单层或多层。栅极介电层134可以由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低k)的介电材料或它们的组合制成。在一些实施例中，该栅极介电层134是由具有小于约2.5的介电常数(k)的极低k(ELK)介电材料制成的。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、二苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(特氟龙)、或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括现有的介电材料的多孔形式，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SILK、或多孔氧化硅(SiO₂)。在一些实施例中，通过等离子体增强化学汽相沉积(PECVD)工艺或通过旋涂工艺沉积栅极介电层134。

之后，在栅极介电层134上方形成功函数层136。在一些实施例中，功函数层136的厚度大于栅极介电层134的厚度。功函数层136是由金属材料制成的，并且金属材料可以包括N-功函金属或P-功函金属。N-功函金属包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽((TaSiN)、锰(Mn)、锆(Zr)或它们的组合。P-功函金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)或它们的组合。

如图2C所示，根据一些实施例，在形成功函数层136之后，在功函数层136上方形成栅电极层138。栅电极层138是由导电材料制成的，诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、或其他适用的材料。

通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、或等离子增强CVD(PECVD)的沉积工艺形成栅电极层138。

之后，如图2D所示，根据一些实施例，通过去除工艺11去除栅极介电层134、功函数层136和栅电极层138的位于第一沟槽130a和第二沟槽130b外部的部分。在一些实施例中，去除工艺11是化学机械抛光(CMP)工艺。

作为一个结果，第一区11中的第一栅极结构132a由形成在第一沟槽130a中的第一栅极介电层134a、第一功函数层136a和第一栅电极层138a构成。第二区12中的第二栅极结构132a由形成在第二沟槽130b中的第二栅极介电层134b、第二功函数层136b和第二栅电极层138b构成。应该指出的是，第二区12中的第二栅电极层138b的区域大于第一区11中的第一栅电极层138a的区域。

第一栅极结构132a和第二栅极结构132b横向地位于鳍结构110的中间部分上面。沟道区形成在第一栅极结构132a和第二栅极结构132b下方，并且沟道区被第一栅极结构132a和第二栅极结构132b包裹。

应该指出的是，对第一区11中的第一栅电极层138a和第二区12中的第二栅电极层138b实施CMP工艺。CMP工艺经历称为“凹陷效应”的问题。当对形成在具有不同宽度的沟槽上方的金属层实施CMP工艺时，产生凹陷效应。在较宽的开口中，金属层的表面凹进为盘状。因此，为了降低第一区11和第二区12之间的凹陷效应，在CMP工艺后，对第一栅电极层138a和第二栅电极层138b实施蚀刻工艺。

作为一个结果，第一区11中的第一栅电极层138a轻度凹进以形成第一凹槽160a，并且第二区12中的第二栅电极层138b重度凹进以形成第二凹槽160b。第二凹槽160b的深度大于第一凹槽160a的深度。

在一些实施例中，第一凹槽160a具有从第一栅极间隔件122a的顶面至第一栅电极层138a的顶面测量的第一深度D₁。在一些实施例中，第二凹槽160b具有从第二栅极间隔件122b的顶面至第二栅电极层138b的顶面测量的第二深度D₂。第二深度D₂大于第一深度D₁。

对于具有不同的暴露区域(或蚀刻区域)的区域，由于负载效应，难以控制蚀刻均匀性。取决于蚀刻策略，负载效应是较大区域的蚀刻速率比较小区域的蚀刻速率更快或更慢。换句话说，负载效应是较大区域中的蚀刻速率与较小区域中的蚀刻速率不匹配。这意味着，负载效应可以受到图案密度的影响。因此，当蚀刻第一区11中的第一功函数层136a和第二区12中的第二功函数层136b时，难以控制蚀刻深度的均匀性。

此外，如上所述，在去除工艺11之后，第二栅电极138b的顶面低于第一栅电极138a的顶面。更具体地说，由于第二蚀刻的栅电极层138’b的去除部分大于第一蚀刻的栅电极层138’a的去除部分，所以与第一功函数层136a相比，暴露出第二功函数层136b的更多的区域。因此，在第二蚀刻工艺之后，由于负载效应，第二功函数层136b的蚀刻深度可以大于第一功函数层136a的蚀刻深度。

如果去除了多于预定量的第二区12中的第二功函数层136b，则第二栅极结构132b的击穿电压(Vbd)可能不希望地降低。更具体地说，如果去除太多的第二功函数层136b，则第二功函数层136b可能接触鳍结构110的顶面，则第二栅极结构132b的运行可能会发生故障。另一方面，如果去除了少于预定量的第一区11中的第一功函数层136a，则第一栅极结构132a的栅漏电容(Cgd)可能不期望地增大。

为了解决以上问题，实施包括第一等离子体操作13a和第二等离子体操作13b的第二蚀刻工艺。在去除工艺11之后，第二蚀刻工艺用于去除第一功函数层136a的部分和第二功函数层136b的部分。

根据一些实施例，第二蚀刻工艺包括如图2E中所示的第一等离子体操作13a和如图2F中所示的第二等离子体操作13b。第一等离子体操作13a配置为蚀刻第一功函数层136a的部分和第二功函数层136b的部分，并且第二等离子体操作13b配置为在第一功函数层136a和第二功函数层136b 上形成保护膜137。

在一些实施例中，在从约60度到约100度的范围内的温度下操作第二蚀刻工艺。如果温度低于60度，则蚀刻速率可能太低，并且需要更多的蚀刻时间。因此，可能增加制造成本。如果温度高于100度，则蚀刻速率太高。由此，蚀刻量难以控制并且可能发生过蚀刻。

在一些实施例中，在从约1毫托至约10毫托的范围内的压力下操作第二蚀刻工艺。如果第二蚀刻工艺的压力低于1毫托，则蚀刻速率过低。如果第二蚀刻工艺的压力大于80毫托，则蚀刻均匀性较差。

在一些实施例中，通过使用包括氯化硼(BCl₃)，氯气(Cl₂)，氧气(O₂)或它们的组合的第一等离子体来实施第一等离子体操作13a。在一些实施例中，在从约100W至约500W的范围内的功率下实施第一等离子体操作13a。如果功率小于100W，则蚀刻速率可能太低。如果功率大于500W，则蚀刻速率可能太快，并且临界尺寸(CD)难以控制。

如图2F所示，根据一些实施例，在实施第一等离子体操作13a之后，对第一功函数层136a和第二功函数层136b实施第二等离子体操作13b。应该指出的是，在相同的工艺室中实施第一等离子体操作13a和第二等离子体操作13b而不需要转移到另外的室，从而使得污染降低。

应该指出的是，在第二等离子体操作13b期间，可以在第一功函数层136a和第二功函数层136b上方临时形成保护膜137。保护膜137用于防止由于负载效应使得第二功函数层136b蚀刻得太多。

在一些实施例中，通过使用包括氯气(Cl₂)、溴化氢(HBr)，或它们的组合的第二等离子体来实施第二等离子体操作13b。在一些实施例中，在零功率下实施第二等离子体操作13b。在第二等离子体操作13b期间，第二等离子体的主要功能是实施沉积操作。第一等离子体的主要功能是实施蚀刻操作。

当将第二等离子体操作13b的偏置功率设置为零时，由第二等离子体产生的气体可以彼此反应以在第一功函数层136a和第二功函数层136b上方形成聚合物。临时聚合物用作保护层以防止第二功函数层136b被过多地蚀刻。因此，降低了第一功函数层136a和第二功函数层136b之间的负载 效应。

图3示出了根据一些实施例的第一等离子体操作13a和第二等离子体操作13b的偏置功率(W)相对于操作时间(秒)。第一等离子体操作13a运行时间段t1，并且第二等离子体操作13b运行时间段t2。在一些实施例中，第一时间段与第二时间段的比率在从约1/4到约4/1的范围内。如果比率是不在上述范围内，则负载效应可能比较严重。

应该注意到，在从约100W至约500W的范围内的偏置功率下运行第一等离子体操作13a，但是在零功率下运行第二等离子体操作13b。当功率为零值时，不实施蚀刻操作。因此，通过在第一等离子体操作13a之后实施第二等离子体操作13b，可降低负载效应。

如图2G所示，根据一些实施例，在第二等离子体操作13b之后，获得第一蚀刻的功函数层136’a和第二蚀刻的功函数层136’b。此外，第一通孔162a形成在第一蚀刻的功函数层136’a上方，并且第二通孔162b形成在第二蚀刻的功函数层136’b上方。

在一些实施例中，第一蚀刻的功函数层136’a具有从隔离结构的114的顶面至第一蚀刻的功函数层136’a的顶面测量的第三高度H₃。在一些实施例中，第二蚀刻的功函数层136’b具有从隔离结构的114的顶面至第二蚀刻的功函数层136’b的顶面测量的第四高度H₄。在一些实施例中，第三高度H₃高于第四高度H₄。在一些实施例中，第三高度H₃和第四高度H₄之间的差距ΔH在从约1nm至约6nm的范围内。在一些实施例中，第三高度H₃和第四高度H₄之间的差距ΔH在从约2nm至约4nm的范围内。

在一些实施例中，第一通孔162a具有从第一栅极间隔件122a的顶面至第一蚀刻的功函数层136’a的顶面测量的第三深度D₃。在一些实施例中，第二通孔162b具有从第二栅极间隔件122b的顶面至第二蚀刻的功函数层136’b的顶面测量的第四深度D₄。在一些实施例中，第三深度D₃大于第四深度D₄。在一些实施例中，第三深度D₃和第四深度D₄之间的差距ΔH在从约1nm至约6nm的范围内。在一些实施例中，第三深度D₃和第四深度D₄之间的差距ΔH在从约2nm至约4nm的范围内。

在第二等离子体操作13b之后和第三蚀刻工艺(如图2G所示)之前，可 以重复第一等离子体操作13a和第二等离子体操作13b，直到第一蚀刻的功函数层136’a和第二蚀刻的功函数层136’b之间的差距ΔH达到预定值。一个周期包括实施第一等离子体操作13a和第二等离子体操作13b。在一些实施例中，周期次数在从从0到10的范围内。

如图2H所示，根据一些实施例，在包括第一操作13a和第二操作13b的第二蚀刻工艺之后，对第一区11中的第一栅极介电层134a和第二区12中的第二栅极介电层134b实施第三蚀刻工艺15。

作为结果，在第三蚀刻工艺15之后，获得第一蚀刻的栅极介电层134’a和第二蚀刻的栅极介电层134’b。在一些实施例中，第一蚀刻的栅极介电层134’a具有第五高度H₅，和第二蚀刻的蚀刻栅极介电层134’b具有第六高度H₆。在一些实施例中，第五高度H₅等于第六高度H₆。第一蚀刻的栅极介电层134’a的第五高度H₅高于第一蚀刻的功函数层136’a的第三高度H₃。第二蚀刻的栅极介电层134’b的第六高度H₆高于第二蚀刻的功函数层136’b的第四高度H₄。

此外，去除第一栅极介电层134a的顶部以在第一区11中形成第一孔164a，和去除第二栅极介电层134b的顶部以在第二区12中形成第二孔164b。在一些实施例中，第一孔164a具有第五深度D₅，并且第二孔164b具有第六深度D₆。在一些实施例中，第五深度D₅等于第六深度D₆。

如图2I所示，根据一些实施例，在第三蚀刻工艺15后，对第一栅电极层138a和第二栅电极层138b实施第四蚀刻工艺17。作为结果，得到第一蚀刻的栅电极层138’a和第二蚀刻的栅电极层138’b。在一些实施例中，第一蚀刻的栅电极层138’a具有第七高度H₇，并且第二蚀刻的栅电极层138’b具有第八高度H₈。第七高度H₇基本等于第八高度H₈。第七高度H₇高于第一蚀刻的栅极介电层134’a的第五高度H₅。第八高度H₈高于第二蚀刻的栅极介电层134’b的第六高度H₆。

此外，去除第一栅电极层138的顶部以在第一区11中形成第一腔体166a，并且去除第二栅电极层138b的顶部以在第二鳍12中形成第二腔体166b。在一些实施例中，第一腔体166a具有第七深度D₇，并且第二腔体166b具有第八深度D₈。第七深度D₇等于第八深度D₈。

如图2J所示，根据一些实施例，在第四蚀刻工艺17之后，在蚀刻的栅极结构132’a上形成第一硬掩模层152a，并且在蚀刻的栅极结构132’b上形成第二硬掩模层152b。第一硬掩模层152a具有不平坦的底面，并且第二硬掩模层152b具有不平坦的底面。

第一硬掩模结构152a包括位于第一蚀刻的栅极介电层134’a上方的第一部分154a、位于第一蚀刻的功函数层136’a上方的第二部分156a和位于第一蚀刻的栅电极层138’a上方的第三部分158a。第二硬掩模结构152b包括位于第二蚀刻的栅极介电层134’b上方的第一部分154b、位于第二蚀刻的功函数层136’b上方的第二部分156b和位于第二蚀刻的栅电极层138’b上方的第三部分158b。

在一些实施例中，通过以介电材料填充第一通孔162a、第一孔164a和第一腔体166a来形成第一硬掩模结构152a。通过以介电材料填充第二通孔162a、第二孔164b和第二腔体166b来形成第二硬掩模结构152b。

在一些实施例中，硬掩模结构152a，152b由氮化硅制成。可以通过使用低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)来形成硬掩模结构152a，152b，但是在一些其他实施例中也可以使用其他沉积工艺。

图4示出了根据本发明的一些实施例的FinFET器件结构100b的立体图示。半导体结构100b与图1H和图2J中示出的半导体结构100类似或相同，除了第一蚀刻的栅极介电层134’a和第一蚀刻的功函金属层136’a的顶面平齐之外。用于形成半导体结构100b的工艺和材料可以与用于形成半导体结构100的工艺和材料类似或相同，并且本文中不再重复。

如图4所示，第一蚀刻的栅电极层138’a的顶面高于第一蚀刻的功函数层136’a的顶面，并且第二蚀刻的栅电极层138’b的顶面高于第二蚀刻的功函数层136’b的顶面。

图5A至图5E示出了根据本发明的一些实施例的形成FinFET器件结构100a的各个阶段的立体图示。

参考图5A，对第一功函数层136a和第二功函数层136b实施第一等离子体操作13a。

如图5B所示，根据本发明的一些实施例，在第一等离子体操作13a之后，实施第二等离子体操作13b。保护膜137临时地形成在第一功函数层136a和第二功函数层136b上。保护膜137的主要功能是用于保护件以防止第二功函数层136b被过多地蚀刻。

在第二等离子体操作13b之后，可以再次实施包括第一等离子体操作13a和第二等离子体操作13b的第二周期。通过重复该周期可以逐渐减小负载效应。可以根据实际应用来调整周期的时间。

之后，如图5C所示，根据本发明的一些实施例，通过第三蚀刻工艺15去除第一栅极介电层134a和第二栅极介电层134b的顶部。

第一蚀刻的功函数层136’a具有第九高度H₉，并且第二蚀刻的功函数层136’b具有第十高度H₁₀。第九高度H₉小于第十高度H₁₀。在一些实施例中，第九高度H₉和第十高度H₁₀之间的差距ΔH在从约1nm到约6nm的范围内。在一些实施例中，第九高度H₉和第十高度H₁₀之间的差距ΔH在从约2nm到约4nm的范围内。第一蚀刻的功函数层136’a与第一蚀刻的栅极介电层134’a平齐。

如图5D所示，根据本发明的一些实施例，在第三蚀刻工艺15之后，实施第四蚀刻工艺17以去除第一栅电极层138a和第二栅电极层138b的顶部。

如图5E所示，根据本发明的一些实施例，在第四蚀刻工艺17后，在第一蚀刻的栅极结构132’a和第二蚀刻的栅极结构132’b的不平坦表面上方形成第一硬掩模层152a和第二硬掩模层152b。

当第一区11和第二区12之间的负载效应减小时，第一蚀刻的功函数层136’a的第三高度H₃(如图2G中所示)低于第二蚀刻的功函数层136’b的第四高度H₄。因此，第一栅极结构132a的栅漏电容(Cgd)降低，并且第二栅极结构132b的击穿电压(Vbd)增加。此外，原位实施第一等离子体操作和第二等离子体操作而不需要转移到不同的腔室。

提供了用于形成半导体器件结构及其形成方法的实施例。FinFET结构包括形成在衬底上方的鳍结构上方的第一栅极结构和第二栅极结构。栅极结构包括栅极介电层、功函数层和栅电极层。第二栅极结构的区域大于第 一栅极结构的区域。为了减小两栅极结构之间的负载效应，当蚀刻功函数层时，对功函数层依次实施第一等离子体操作和第二离子体操作。第二离子体操作的偏置功率设置为零值。因为，第一栅极结构的栅漏电容(Cgd)减小，并且第二栅极结构的击穿电压(Vbd)增加。结果，改进了FinFET器件结构的性能。

在一些实施例中，提供了一种FinFET器件结构。FinFET器件结构包括：形成在衬底上方的隔离结构和形成在衬底上方的鳍结构。FinFET器件结构包括形成在鳍结构上方的第一栅极结构和第二栅极结构，并且第一栅极结构在平行于鳍结构的方向上具有第一宽度，第二栅极结构在平行于鳍结构的方向上具有第二宽度，并且第一宽度小于第二宽度。第一栅极结构包括具有从隔离结构的顶面至第一栅极结构的顶面测量的第一高度的第一功函数层。第二栅极结构包括具有从隔离结构的顶面至第二栅极结构的顶面测量的第二高度的第二功函数层以及位于第一高度和第二高度之间的差距介于从约1nm至约6nm的范围内。

在一些实施例中，提供了一种用于形成FinFET器件结构的方法。该方法包括：在衬底上方形成鳍结构，其中，衬底包括第一区和第二区。该方法包括在鳍结构上方形成第一伪栅极结构和第二伪栅极结构和在衬底上方并且邻近第一伪栅极结构和第二伪栅极结构形成层间介电(ILD)结构。该方法也包括去除第一伪栅极结构和第二伪栅极结构以在ILD结构中形成第一沟槽和第二沟槽和在第一沟槽中形成第一栅极结构和在第二沟槽中形成第二栅极结构。第一栅极结构包括第一功函数层，和第二栅极结构包括第二功函数层。该方法还包括对第一功函数层和第二功函数层实施第一等离子体操作并持续第一时间段和对第一功函数层和第二功函数层实施第二等离子体操作并持续第二时间段。第一功函数层具有第一高度，和第二功函数层具有第二高度，并且第一高度和第二高度之间的差距介于从约1nm至约6nm的范围内。

在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成鳍结构和在鳍结构上方形成第一伪栅极结构和第二伪栅极结构。该方法也包括在衬底上方并且邻近伪栅极结构形成层间介电 (ILD)结构并且去除第一伪栅极结构和第二伪栅极结构以在ILD结构中形成第一沟槽和第二沟槽。该方法也包括在第一沟槽中形成第一功函数层和在第二沟槽中形成第二功函数层和在第一功函数层上方形成第一栅电极层和在第二功函数层上方形成第二栅电极层。该方法还包括通过蚀刻工艺去除第一功函数层的部分和第二功函数层的部分。蚀刻工艺包括第一等离子体操作和第二等离子体操作，并且在零偏置功率下实施第二等离子体操作。

根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：隔离结构，形成在衬底上方；鳍结构，形成在所述衬底上方；和第一栅极结构和第二栅极结构，形成在所述鳍结构上方，其中，所述第一栅极结构在平行于所述鳍结构的方向上具有第一宽度，所述第二栅极结构在平行于所述鳍结构的方向上具有第二宽度，并且所述第一宽度小于所述第二宽度，以及其中所述第一栅极结构包括具有第一高度的第一功函数层，从所述隔离结构的顶面至所述第一栅极结构的顶面测量所述第一高度；所述第二栅极结构包括具有第二高度的第二功函数层，从所述隔离结构的顶面至所述第二栅极结构的顶面测量所述第二高度；以及差距，位于所述第一高度和所述第二高度之间，介于从约1nm至约6nm的范围内。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述第一功函数层的顶面低于所述第二功函数层的顶面。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述第一栅极结构还包括第一栅极介电层和第一栅电极层，并且所述第一栅电极层的顶面位于高于所述第一栅极介电层的顶面的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述栅极介电层的顶面位于高于所述第一功函数层的顶面的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述第二栅极结构还包括第二栅极介电层和第二栅电极层，并且所述第二栅极介电层的顶面与所述第一栅极介电层的顶面平齐。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述第一高度和所述第二高度之间的所述差距介于从约2nm至约4nm的范围内。

根据本发明的另一些实施例，还提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：在衬底上方形成鳍结构，其中，所述衬底包括第一区和第二区；在所述鳍结构上方形成第一伪栅极结构和第二伪栅极结构；在所述衬底上方并且邻近所述伪栅极结构形成层间介电(ILD)结构；去除所述第一伪栅极结构和所述第二伪栅极结构以在所述ILD结构中形成第一沟槽和第二沟槽；在所述第一沟槽中形成第一栅极结构和在所述第二沟槽中形成第二栅极结构，其中，所述第一栅极结构包括第一功函数层，和所述第二栅极结构包括第二功函数层；对所述第一功函数层和所述第二功函数层实施第一等离子体操作并持续第一时间段；以及对所述第一功函数层和所述第二功函数层实施第二等离子体操作并持续第二时间段，其中，所述第一功函数层具有第一高度，和所述第二功函数层具有第二高度，并且所述第一高度和所述第二高度之间的差距介于从约1nm至约6nm的范围内。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，还包括：在所述第二等离子体操作之后，重复以下操作：对所述第一功函数层和所述第二功函数层实施所述第一等离子体操作；以及对所述第一功函数层和所述第二功函数层实施所述第二等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，通过使用包括氯化硼(BCl₃)、氯气(Cl₂)、氧气(O₂)或它们的组合的第一等离子体实施所述第一等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，通过使用包括氯气(Cl₂)、溴化氢(HBr)或它们的组合的第二等离子体实施所述第二等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，在从约100W至约500W的范围内的功率下实施所述第一等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，在零偏置功率下实施所述第二等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，在同一工艺室中实施所述第一等离子体操作和所述第二等离子体操作。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，所述第一时间段与所述第二时间段的比率在从约1/4至约4/1的范围内。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成鳍结构；在所述鳍结构上方形成第一伪栅极结构和第二伪栅极结构；在所述衬底上方并且邻近所述第一伪栅极结构和所述第二伪栅极结构形成层间介电(ILD)结构；去除所述第一伪栅极结构和所述第二伪栅极结构以在所述ILD结构中形成第一沟槽和第二沟槽；在所述第一沟槽中形成第一功函数层和在所述第二沟槽中形成第二功函数层；在所述第一功函数层上方形成第一栅电极层和在所述第二功函数层上方形成第二栅电极层；以及通过蚀刻工艺去除所述第一功函数层的部分和所述第二功函数层的部分，其中，所述蚀刻工艺包括第一等离子体操作和第二等离子体操作，并且在零偏置功率下实施所述第二等离子体操作。

在上述用于形成半导体器件结构的方法中，在从约100W至约500W的范围内的功率下实施所述第一等离子体操作。

在上述用于形成半导体器件结构的方法中，在同一工艺室中实施所述第一等离子体操作和所述第二等离子体操作。

在上述用于形成半导体器件结构的方法中，在所述第一沟槽中形成所述第一功函数层和在所述第二沟槽中形成所述第二功函数层之前，还包括：在所述第一沟槽中形成第一栅极介电层和在所述第二沟槽中形成第二栅极介电层。

在上述用于形成半导体器件结构的方法中，还包括：去除所述第一栅极介电层的部分和所述第二栅极介电层的部分，其中，所述第一栅电极层的顶面位于高于所述第一栅极介电层的顶面的位置处。

在上述用于形成半导体器件结构的方法中，在所述蚀刻工艺之后，还包括：去除所述第一栅电极层的部分和所述第二栅电极层的部分，其中，所述第一栅电极层的顶面位于高于所述第一功函数层的顶面的位置处。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和 /或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。