电阻式存储器及量测该电阻式存储器的量测系统

摘要

本发明提供了一种电阻式存储器及量测该电阻式存储器的量测系统，其中，量测系统，包括一测试机台以及一电阻式存储器。电阻式存储器包括一第一存储单元。第一存储单元具有一晶体管以及一可变电阻。在一特定期间，测试机台提供一写入电压，用以改变可变电阻的阻态，并在一维持期间，维持写入电压，并测量流经可变电阻的电流。当流经可变电阻的电流未达一预设值，该测试机台增加该写入电压。本发明能够通过控制字线、位线及源极线的电压电平便可控制可变电阻的阻态，进而控制存储单元存储的数据。

说明书

技术领域

本发明有关于一种非易失性存储器，特别是有关于一种电阻式存储器及量测该电阻式存储器的量测系统。

背景技术

一般而言，电脑的存储器分为易失性存储器与非易失性存储器。非易失性存储器包括，只读存储器(ROM)、可编程式只读存储器(PROM)、可擦除可编程式只读存储器(EPROM)、以及快闪存储器。易失性存储器包括，动态随机存取存储器(DRAM)以及静态随机存取存储器(SRAM)。

目前新型非易失性存储器包括，铁电存储器(ferroelectric memory)、相变化存储器(phase-change memory)、磁性存储器(MRAM)及电阻式存储器(RRAM)。由于电阻式存储器具有结构简单、成本低与低功耗等优点，故被广泛使用。

发明内容

本发明提供一种电阻式存储器及量测该电阻式存储器的量测系统，解决现有技术中不能基于流经可变电阻中的电流控制可变电阻的阻态的问题。

本发明提供一种量测系统，包括一测试机台以及一电阻式存储器。测试机台提供一行地址、一列地址、一字元电压、一位元电压以及一源极电压。电阻式存储器包括，一行控制器、一列控制器以及一第一存储单元。行控制器耦接多个字线，并根据行地址将字元电压传送予字线中的一第一字线。列控制器耦接多个位线，并根据列地址将位元电压传送予位线中的一第一位线。第一存储单元具有至少一晶体管以及至少一可变电阻。晶体管的栅极耦接第一字线。晶体管的源极耦接一源极线。可变电阻耦接于第一位线与晶体管的漏极之间。源极线接收源极电压。在一特定期间，测试机台提供一写入电压，用以改变可变电阻的阻态，并在一维持期间，维持写入电压，并测量流经可变电阻的电流。当流经可变电阻的电流未达一预设值，该测试机台增加该写入电 压。

其中，该特定期间为一形成期间，并且该写入电压为该位元电压，用以令该可变电阻为一低阻态。

其中，该特定期间为一重置期间，并且该写入电压为该源极电压，用以将该可变电阻由一低阻态改变至一高阻态。

其中，该特定期间为一设定期间，并且该写入电压为该位元电压，用以将该可变电阻由一高阻态改变至一低阻态。

其中，该特定期间包括一形成期间以及一设定期间，在该形成期间，该测试机台提供一第一位元电压，用以改变该可变电阻的阻态，并在一第一维持期间，维持该第一位元电压，用以测量流经该可变电阻的电流，当流经该可变电阻的电流未达一第一预设值，该测试机台增加该第一位元电压；在该设定期间，该测试机台提供一第二位元电压，用以改变该可变电阻的阻态，并在一第二维持期间，维持该第二位元电压，用以测量流经该可变电阻的电流，当流经该可变电阻的电流未达一第二预设值，该测试机台增加该第二位元电压。

其中，该测试机台持续增加该写入电压，直到流经该可变电阻的电流达该预设值。

其中，在该特定期间，该测试机台固定该字元电压。

其中，在该维持期间，该测试机台将该写入电压维持在一第一电平值，当流经该可变电阻的电流未达该预设值时，该测试机台将该写入电压由该第一电平值提升至一第二电平值，并将该写入电压维持在该第二电平值，并测量流经该可变电阻的电流，当流经该可变电阻的电流仍未达该预设值时，该测试机台将该写入电压由该第二电平值提升至一第三电平值，该第一及第二电平值之间的差异等于该第二及第三电平值之间的差异。

其中，该测试机台利用一步进式方式，调整该写入电压。

本发明提供一种电阻式存储器，用以接收一行地址、一列地址、一字元电压、一位元电压以及一源极电压。电阻式存储器包括，一行控制器、一列控制器以及一第一存储单元。行控制器耦接多个字线，并根据该行地址将该字元电压传送予所述字线中的一第一字线。列控制器耦接多个位线，并根据该列地址将该位元电压传送予所述位线中的一第一位线。第一存储单元具有至少一晶体管以及至少一可变电阻。晶体管的栅极耦接该第一字线。晶体管的源极耦接一源极线。可变电阻耦接于该第一位线与该 晶体管的漏极之间。源极线接收源极电压。在一特定期间，电阻式存储器接收一写入电压以改变可变电阻的阻态，并在一维持期间，写入电压被维持。当流经可变电阻的电流未达一预设值，电阻式存储器所接收的写入电压增加。

本发明提供一种电阻式存储器及量测该电阻式存储器的量测系统，能够通过控制字线、位线及源极线的电压电平便可控制可变电阻的阻态，进而控制存储单元存储的数据，结构简单，功耗低。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为本发明一实施例的量测系统的示意图。

图2A及图2B为本发明实施例的存储单元的示意图。

图3显示在形成期间流经可变电阻的电流示意图。

图4显示在设定期间流经可变电阻的电流示意图。

图5显示在重置期间流经可变电阻的电流示意图。

符号说明：

100：量测系统； 110：测试机台；

120：电阻式存储器；>WL：字元电压；

V_BL：位元电压；>SL：源极电压；

ADS_R：行地址；ADS_C：列地址；

121：行控制器； 122：列控制器；

123：源极控制器； CL₁₁～CL_mn：存储单元；

WL₁～WL_m：字线；124：字线逻辑控制器；

125：行解码器； BL₁～BL_n：位线；

126：位线逻辑控制器； 127：列解码器；

SL₁～SL_n：源极线；210、230、250：晶体管；

220、240、260：可变电阻； I_M1～I_M3：预设值；

300：形成期间； t1：时间点；

310、320、410、420、510、520：曲线；

301～303、401～403：维持期间；

VF1～VFn、VS1～VSn：电平值。

具体实施方式

图1为本发明的量测系统示意图。量测系统100包括一测试机台110以及一电阻式存储器(RRAM)120。测试机台110用以测试电阻式存储器120是否可正常存取数据。本实施例中，测试机台110提供一字元电压V_WL、一位元电压V_BL、一源极电压V_SL、一行地址ADS_R及一列地址ADS_C。在一可能实施例中，行地址ADS_R以及列地址ADS_C均为并列数据。

电阻式存储器120包括一行控制器121、一列控制器122、一源极控制器123以及存储单元CL₁₁～CL_mn。行控制器121耦接字线WL₁～WL_m，并根据行地址ADS_R将字元电压V_WL传送予字线WL₁～WL_m的一者。在其它实施例中，行控制器121可能将字元电压V_WL提供予2条以上的字线。

在本实施例中，行控制器121包括一字线逻辑控制器124以及一行解码器125。字线逻辑控制器124接收字元电压V_WL，并提供字元电压V_WL予行解码器125。行解码器125解码行地址ADS_R，并根据解码结果输出字元电压V_WL予字线WL₁～WL_m的至少一者。另外，列控制器122耦接位线BL₁～BL_n，并根据列地址ADS_C将位元电压V_BL传送予位线BL₁～BL_n的一者。其它实施例中，列控制器122可能提供位元电压V_BL予2条以上的位线。本实施例中，列控制器122包括一位线逻辑控制器126及一列解码器127。位线逻辑控制器126接收位元电压V_BL，并提供位元电压V_BL予列解码器127。列解码器127解码列地址ADS_C，并根据解码结果输出位元电压V_BL予位线BL₁～BL_n的至少一者。

存储单元CL₁₁～CL_mn的每一者耦接一相对应的字线、位线与源极线，用以接收字元电压V_WL、位元电压V_BL以及源极电压V_SL。以存储单元CL₁₁为例，存储单元CL₁₁耦接字线WL₁、位线BL₁与源极线SL₁。另一可能实施例中，字线WL₁具有两次字线(未显示)，而位线BL₁也可能具有两次位线(未显示)。因此，存储单元CL₁₁可能耦接两次字线，及/或耦接两次位线。

本实施例中，相同列的存储单元(如CL₁₁～CL_m1)耦接到相同的源极线。举例而言， 存储单元CL₁₁～CL_m1均耦接到源极线SL₁，存储单元CL_1n～CL_mn均耦接到源极线SL_n。其它实施例中，不同的存储单元耦接到不同的源极线。本发明不限定存储单元的排列方式。在一可能实施例中，存储单元CL₁₁～CL_mn以矩阵方式排列。具体地，源极控制器123接收源极电压V_SL，并将源极电压V_SL提供予源极线SL₁～SL_n。本实施例的源极控制器123通过源极线SL₁～SL_n提供源极电压V_SL耦接到存储单元CL₁₁～CL_mn。其它实施例中，源极控制器123仅通过单一源极线将源极电压V_SL耦接到存储单元CL₁₁～CL_mn。

图2A为本发明的存储单元的示意图。由于存储单元CL₁₁～CL_mn的架构均相同，故以下仅以存储单元CL₁₁为例说明其架构。如图所示，存储单元CL₁₁包括一晶体管210以及一可变电阻220。存储单元CL₁₁根据字元电压V_WL、位元电压V_BL与源极电压V_SL呈现高阻态(high-resistance>1，用以接收字元电压V_WL。晶体管210的源极耦接源极线SL₁，用以接收源极电压V_SL。可变电阻220耦接于位线BL₁与晶体管210的漏极之间，并接收位元电压V_BL。测试机台110通过控制字元电压V_WL、位元电压V_BL与源极电压V_SL，便可控制可变电阻220的阻态。

图2B为本发明的存储单元的另一示意图。图中存储单元CL₁₁包括晶体管230、250及可变电阻240、260。晶体管230的栅极耦接字线WL_1A，其源极耦接源极线SL₁，其漏极耦接可变电阻240。可变电阻240的另一端耦接位线BL_1A。晶体管250的栅极耦接字线WL_1B，其源极耦接源极线SL₁，其漏极耦接可变电阻260。可变电阻260的另一端耦接位线BL_1B。

图2B中，晶体管230与250耦接到同一源极线SL₁，但非用以限制本发明。另一可能实施例中，晶体管230与250耦接到不同的源极线。一些实施例中，可变电阻240与260耦接到同一位线。本实施例的测试机台110通过控制字线WL_1A及WL_1B、位线BL_1A及BL_1B及源极线SL₁的电压电平便可控制可变电阻240与260的阻态，进而控制存储单元CL₁₁存储的数据。

举例而言，当可变电阻240为低阻态并且可变电阻260为高阻态时，表示存储单元CL₁₁存储数据0或1；当可变电阻240为高阻态并且可变电阻260为低阻态时，表示存储单元CL₁₁存储数据1或0。另一实施例中，当可变电阻240与260均为低阻态时，表示存储单元CL₁₁存储数据0或1；当可变电阻240与260均为高阻态时，表示存储单元CL₁₁存储数据1或0。

在本实施例中，测试机台110在一特定期间提供一写入电压，用以改变可变电阻220的阻态，并在一维持期间，维持该写入电压，用以测量流经可变电阻220的电流。当流经可变电阻220的电流小于一预设值，测试机台110增加该写入电压，并提供增加后的写入电压予存储单元CL₁₁。

本发明并不限定特定期间的种类。在一可能实施例中，特定期间指一形成(forming)期间、一重置(reset)期间或是一设定(set)期间。若特定期间为形成期间时，测试机台110通过字元电压V_WL、位元电压V_BL及源极电压V_SL，令可变电阻220为低阻态。在此期间，位元电压V_BL大于源极电压V_SL。当测试机台110在形成期间测试存储单元CL₁₁时，则上述的写入电压指位元电压V_BL。测试机台110一边增加位元电压V_BL，一边读取流经可变电阻220的电流大小。

若特定期间为重置期间时，测试机台110同样通过字元电压V_WL、位元电压V_BL及源极电压V_SL，令可变电阻220由低阻态转换成高阻态。在此期间，位元电压V_BL小于源极电压V_SL。当测试机台110在重置期间测试存储单元CL₁₁时，则上述的写入电压指源极电压V_SL。测试机台110一边增加源极电压V_SL，一边读取流经可变电阻220的电流大小。

若特定期间为设定期间时，测试机台110通过字元电压V_WL、位元电压V_BL及源极电压V_SL，令可变电阻220由高阻态转换成低阻态。在此期间，位元电压V_BL大于源极电压V_SL。当测试机台110在设定期间测试存储单元CL₁₁时，则上述的写入电压指位元电压V_BL。测试机台110一边增加位元电压V_BL，一边读取流经可变电阻220的电流大小。

图3显示若特定期间为形成期间时，位元电压V_BL与流经可变电阻220的电流示意图。曲线310表示流经可变电阻220的电流。曲线320表示位元电压V_BL的电平值。测试机台110在形成期间300内，以步进(stepping)方式，调整位线BL₁上的位元电压V_BL，用以改变可变电阻220的阻态。此时，测试机台110固定源极电压V_SL的电平，并提供一形成电压予字元电压V_WL。

在本实施例中，测试机台110施加位元电压V_BL予存储单元CL₁₁后，在位元电压V_BL不变的情况下，测量流经可变电阻220的电流。当流经可变电阻220的电流未达预设值I_M1时，测试机台110增加位元电压V_BL的电平，直到流经可变电阻220的电流达预设值I_M1。

举例，在维持期间301，测试机台110令位元电压V_BL为电平值VF1，并测量流经可变电阻220的电流。由于流经可变电阻220的电流小于预设值I_M1，故测试机台110增加位元电压V_BL的电平。本实施例中，测试机台110将位元电压V_BL的电平由原本的电平值VF1增加至电平值VF2，并在维持期间302内，令位元电压V_BL维持在电平值VF2。接着，测试机台110再度测量流经可变电阻220的电流。由于流经可变电阻220的电流仍小于预设值I_M1，故测试机台110再次增加位元电压V_BL的电平，直到流经可变电阻220的电流大于预设值I_M1。如图所示，当位元电压V_BL的电平为电平值VFn时，流经可变电阻220的电流大于等于预设值I_M1，故测试机台110停止提供位元电压V_BL。其它实施例中，当流经可变电阻220的电流大于预设值I_M1时，测试机台110将位元电压V_BL维持在一固定电平，如VFn。

本发明不限定维持期间301～303之间的关系。一实施例中，维持期间301～303均相同。另一实施例中，维持期间逐渐增加。举例而言，维持期间301小于维持期间302，维持期间302小于维持期间303。其它实施例中，电平值VF1与VF2之间的差异等于或小于电平值VF2与VF3之间的差异。

如图所示，在时间点t1前，由于可变电阻220尚未处于低阻态，故流经可变电阻220的电流约略等于0V。因此，测试机台110逐渐增加位元电压V_BL。在时间点t1时，因可变电阻220为低阻态，故流经可变电阻220的电流快速地上升至预设值I_M1。在本实施例中，流经可变电阻220的电流并非随着位元电压V_BL的上升而线性上升，而是在可变电阻220为低阻态时(如时间点t1)，突然上升。

图4显示若特定期间为设定期间，位元电压V_BL与流经可变电阻220的电流示意图。曲线410表示流经可变电阻220的电流。曲线420表示位元电压V_BL的电平值。在一可能实施例中，图4的位元电压V_BL的维持期间(如401～403)小于图3的位元电压V_BL的维持期间(如301～303)。在另一可能实施例中，图4的电平值VS1与VS2之间的差异可能小于图3的电平值VF1与VF2之间的差异。在其它实施例中，图4的预设值I_M2可能小于图3的预设值I_M1。另外，图4的电平值VS1可能等于图3的VF1。

图5显示若特定期间为重置期间，位元电压V_BL与流经可变电阻220的电流示意图。曲线510表示流经可变电阻220的电流。曲线520表示源极电压V_SL的电平值。测试机台110在重置期间500内，固定位元电压V_BL的电平，并逐渐增加源极线SL₁上的源极电压V_SL，用以将可变电阻220从低阻态调整至高阻态。此时，测试机台110提供一重置电 压予字元电压V_WL。

在本实施例中，测试机台110施加源极电压V_SL予存储单元后，在源极电压V_SL不变的情况下，测量流经可变电阻220的电流。当流经可变电阻220的电流未达预设值I_M3时，测试机台110增加源极电压V_SL的电平，直到流经可变电阻220的电流达预设值I_M3。

本发明不限定测试机台110在何时逐渐增加相对应的电压。举例而言，测试机台110在形成期间、重置期间与设定期间的至少一者中，逐渐增加位元电压V_BL或源极电压V_SL。在一可能实施例中，测试机台110只有在形成期间，逐渐增加位元电压V_BL。在此例中，在重置及设定期间，测试机台110不逐渐增加位元电压V_BL或源极电压V_SL。

在另一可能实施例中，测试机台110在形成期间与设定期间逐渐增加位元电压V_BL。在此例中，在形成期间内的维持期间(如301～303)可能大于在设定期间内的维持期间(如401～403)。另外，在形成期间内的位元电压V_BL的增加幅度可能大于在设定期间内的位元电压V_BL的增加幅度。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以申请专利范围所界定者为准。