包括平面栅极和沟槽场电极结构的半导体器件

摘要

本发明涉及包括平面栅极和沟槽场电极结构的半导体器件。半导体器件的实施例包括具有半导体主体中的晶体管单元的晶体管单元阵列。平面栅极结构在第一侧处位于半导体主体上。场电极沟槽从第一侧延伸到半导体主体中。每一个场电极沟槽包括场电极结构。场电极沟槽的深度d大于第一侧处的场电极沟槽的最大横向尺寸wmax。

说明书

背景技术

在半导体器件（诸如，半导体功率绝缘栅场效应晶体管（IGFET））中，例如，金属氧化物半导体场效应晶体管（MOSFET）静态和动态损耗对器件性能具有影响。然而，漏极到源极开态电阻（Rdson）、漏源和栅源泄漏电流（IDSS、IGSS）典型地贡献于静态损耗，由器件特定电容诸如栅极到漏极的电容（C_GD）、栅极到源极电容（C_GS）和漏极到源极（C_DS）所确定的输入和输出电容以及栅极电阻典型地贡献于动态损耗。

改进半导体器件的静态和动态损耗二者是所期望的。

发明内容

本公开涉及包括晶体管单元阵列的半导体器件。晶体管单元阵列包括半导体主体中的晶体管单元。平面栅极结构在第一侧处位于半导体主体上。场电极沟槽从第一侧延伸到半导体主体中。每一个场电极沟槽包括场电极结构。场电极沟槽的深度d大于第一侧处的场电极沟槽的最大横向尺寸wmax。

本公开还涉及形成半导体器件的方法。该方法包括形成从第一侧延伸到半导体主体中的场电极沟槽。场电极沟槽的深度d大于第一侧处的场电极沟槽的最大横向尺寸wmax。该方法还包括形成场电极沟槽中的场电极结构。该方法还包括在第一侧处形成半导体主体上的平面栅极电极。该方法还包括通过自对准到栅极电极和场电极结构的掺杂剂的离子注入而形成半导体主体中的源极区，所述场电极结构和栅电极构成离子注入掩模。

本领域技术人员在阅读以下详细描述和观看附图时将认识到附加特征和优点。

附图说明

包括附图以提供对本发明的进一步理解并且附图被并入且构成本说明书的部分。附图图示了本发明的实施例并且与描述一起用来解释本发明的原理。本发明的其它实施例及预期优点将被容易地领会，因为通过参照以下详细描述它们变得更好理解。

图1A是包括场电极沟槽和平面栅极结构的半导体器件的示意性横截面视图。

图1B是图示了半导体主体的第一侧处的场电极沟槽的形状的实施例的示意性顶视图。

图2A是图示了具有在场电极沟槽触点周围延伸的连续栅极电极的半导体器件的边缘终止区域和晶体管单元阵列的部分的示意性顶视图。

图2B图示了沿着线A-A'的图2A的半导体器件的横截面视图的一个实施例。

图2C图示了沿着线A-A'的图2A的半导体器件的横截面视图的另一实施例。

图3A是图示了具有场电极沟槽之间的分裂栅极电极部分的半导体器件的边缘终止区域和晶体管单元阵列的部分的示意性顶视图。

图3B图示了沿着线B-B'的图3A的半导体器件的横截面视图的一个实施例。

图3C和3D图示了场电极沟槽之间的分裂栅极电极部分的横截面视图的实施例。

图4A是图示了具有场电极沟槽之间的条形栅极电极部分的半导体器件的边缘终止区域和晶体管单元阵列的部分的示意性顶视图。

图4B图示了沿着线C-C'的图4A的半导体器件的横截面视图的一个实施例。

图5是制造包括场电极沟槽和平面栅极结构的半导体器件的方法的实施例的流程图。

图6到18是用于图示形成包括场电极沟槽和平面栅极结构的半导体器件的实施例的过程特征的半导体主体的示意性横截面视图。

具体实施方式

在以下详细描述中参照附图，附图形成详细描述的部分并且在附图中通过图示的方式示出在其中可以实践本发明的特定实施例。要理解的是，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以做出结构或逻辑改变。例如，针对一个实施例所图示或描述的特征可以用在其它实施例上或者与其它实施例结合使用以产生又进一步的实施例。意图是本发明包括这样的修改和变化。使用特定语言描述示例，这不应当被解释为限制所附权利要求的范围。附图不是按比例的并且仅出于说明性目的。为了清楚起见，已经在不同附图中通过对应标记来指定相同元件，如果没有以其它方式陈述的话。

术语“具有”、“含有”、“包括”和“包含”等是开放式的，并且术语指示所陈述的结构、元件或特征的存在，但是不排除附加元件或特征的存在。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文以其它方式清楚地指示以外。

术语“电气连接的”描述电气连接元件之间的永久低欧姆连接，例如有关元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电气耦合”包括针对信号传输所适配的一个或多个中间元件可以存在于电气耦合的元件之间，例如临时提供处于第一状态的低欧姆连接和处于第二状态的高欧姆电解耦的元件。

附图通过靠近掺杂类型“n”或“p”指示“-”或“+”图示了相对掺杂浓度。例如，“n^-”意味着低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n⁺”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。

在以下描述中使用的术语“晶片”、“衬底”、“半导体主体”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构要被理解成包括硅（Si）、绝缘体上的硅（SOI）、蓝宝石上的硅（SOS）、掺杂和未掺杂的半导体、由基底半导体基础支持的硅的外延层、以及其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗（SiGe）、锗（Ge）或砷化镓（GaAs）。根据其它实施例，碳化硅（SiC）或氮化镓（GaN）可以形成半导体衬底材料。

如在该说明书中所使用的术语“水平的”意图描述基本上平行于半导体衬底或主体的第一或主表面的取向。这可以例如是晶片或管芯的表面。

如在该说明书中所使用的术语“垂直的”意图描述基本上布置成与第一表面正交（即，平行于半导体衬底或主体的第一表面的法线方向）的取向。

在该说明书中，半导体衬底或半导体主体的第二表面被视为由下表面或后侧表面形成，而第一表面被视为由半导体衬底的上表面、前表面或主表面形成。如在该说明书中使用的术语“上方”和“下方”因此描述结构特征到另一个结构特征的相对位置。

在该说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替换地，半导体器件可以以相反掺杂关系形成，使得第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。

半导体器件可以具有端子触点，诸如接触垫（或电极），其允许做出与被包括在半导体主体中的隐蔽半导体器件或集成电路的电气接触。电极可以包括一个或多个电极金属层，其被应用于半导体芯片的半导体材料。电极金属层可以以任何期望的几何形状和任何期望的材料成分来制造。电极金属层可以例如是覆盖区域的层的形式。任何期望的金属，例如Cu、Ni、Sn、Au、Ag、Pt、Pd，以及这些金属中的一个或多个的合金，可以被用作该材料。（多个）电极金属层不需要是均匀的或者从仅一种材料制成，也就是说在（多个）电极金属层中包含的材料的各种成分和浓度是可能的。作为示例，电极层可以被尺寸选定成足够大的以与导线键合。

在本文中公开的实施例中，应用一个或多个导电层，特别是电气导电层。应当领会到，如“形成”或“应用”的任何这样的术语意图字面上覆盖应用层的所有种类和技术。特别地，它们意图覆盖其中作为一个整体一次性应用层的技术，比如例如层压技术，以及其中以顺序方式沉积各层的技术，比如例如溅射、电镀、模制、CVD（化学气相沉积）、物理气相沉积（PVD）、蒸发、混合型物理-化学气相沉积（HPCVD）等等。

所应用的导电层尤其可以包括以下中的一个或多个：诸如Cu或Sn或其合金之类的金属层、导电膏层以及键合材料层。金属层可以是均匀层。导电膏可以包括分布在可蒸发或可固化的聚合物材料中的金属颗粒，其中膏可以是流体、粘性或蜡质的。键合材料可以被应用来电气且机械地连接半导体芯片例如到载体或者例如到接触夹。可以使用软焊料材料或者特别是能够形成扩散焊料键合的焊料材料，例如包括以下中的一个或多个的焊料材料：Sn、SnAg、SnAu、SnCu、In、InAg、InCu和InAu。

可以使用切割过程将晶片划分成个体芯片。可以应用用于切割的任何技术，例如刀片切割（锯切）、激光切割、蚀刻等。半导体主体（例如，半导体晶片）可以通过以下过程被切割：将半导体晶片应用在带（特别是切割带）上，例如根据以上所提及的技术中的一个或多个将切割图案（特别是矩形图案）应用到半导体晶片，以及例如沿着带的平面中的四个正交方向拉该带。通过拉该带，半导体晶片被划分成多个半导体管芯（芯片）。

在图1A的示意性横截面视图100中图示了半导体器件的实施例。

半导体器件包括晶体管单元阵列，其包括半导体主体104中的晶体管单元102。半导体器件100在第一侧108处还包括半导体主体104上的平面栅极结构106。场电极沟槽110从第一侧108延伸到半导体主体104中。每一个场电极沟槽110包括场电极结构112。场电极沟槽110的深度d大于第一侧108处的场电极沟槽110的最大横向尺寸wmax。

平面栅极结构106包括栅极电介质1061和栅极电极1062。栅极电介质1061可以包括一个或多个绝缘层，诸如（多个）氧化物，例如SiO₂，（多个）氮化物，例如Si₃N₄，（多个）高k电介质和（多个）低k电介质。栅极电极1062可以包括一个或多个导电层，诸如（多个）金属和（多个）高掺杂的半导体，例如高掺杂的多晶硅。在图1A中图示的实施例中，栅极电极1062沿着横向方向x在相邻的场电极沟槽110之间连续。在一些其它实施例中，栅极电极结构106的栅极电极1062是分裂的并且包括沿着横向方向x在相邻的两个场电极沟槽110之间彼此隔开的第一和第二栅极电极部分。

场电极结构112包括场电介质1121和场电极1122。场电介质1121可以包括一个或多个绝缘层，诸如（多个）氧化物，例如SiO₂，（多个）氮化物，例如Si₃N，（多个）高k电介质和（多个）低k电介质。场电极可以包括一个或多个导电材料，诸如（多个）金属，以及（多个）高掺杂的半导体，例如高掺杂的多晶硅。典型地，场电介质1121的厚度d₁大于栅极电介质1061的厚度d₂。在图1A中图示的实施例中，场电极1122是单个场电极。在一些其它实施例中，场电极1122可以包括沿着与第一侧108正交的垂直方向y连续地布置的多于一个（例如两个、三个、四个或者甚至更多）的场电极部分。在一些实施例中，场电介质1121的厚度沿着垂直方向变化。在包括多个场电极部分的一些实施例中，每一个场电极部分可以具有夹在相应的一个场电极部分与半导体主体104之间的场电介质1121的不同厚度。在一些实施例中，场电极部分彼此电气隔离。例如，场电极部分可以通过分压器电气耦合到不同电压。分压器可以包括例如（多个）电阻器和/或（多个）二极管，并且可以形成例如在半导体主体内和/或在半导体主体外部。

相反导电类型的源极和主体区114、116在第一侧108处形成于半导体主体104中。在第一侧108处与栅极电极1061邻接的主体区116的沟道部分118中，可以通过更改应用于栅极电极1062的电压来接通和断开导电沟道。

在图1A中图示的实施例中，电气连接到场电极1122的接触结构120在第一侧108处延伸到半导体主体104中。晶体管单元102的源极区114和主体区116电气连接到半导体主体104中的接触结构120的侧壁。

在图1B的示意性顶视图中图示了第一侧108处的场电极沟槽110的形状的实施例。在一些实施例中，第一侧108处的场电极沟槽110的形状是圆形、椭圆形和多边形中的至少一个。图1B中图示的不同实施例中的场电极沟槽110的最大横向尺寸通过wmax来表示。

场电极沟槽110提供以下技术益处：使得能够实现用于电流流动的增加台面区域而同时维持横向电荷补偿。这贡献于漏极与源极之间的电流路径中的电阻的进一步减小，以及因此贡献于Rdson的进一步减小。平面栅极结构106不仅允许简化制造工艺流程和布局，而且提供对于低的栅极到漏极电容C_GD有益的横向沟道。

鉴于选取栅极电极1062的厚度、布局和材料成分方面的灵活性，可以针对应用要求调谐栅极电阻。因为栅极电极1062位于台面区122的顶部并且栅极电极也可以被分裂成区段，所以栅极到漏极电容C_GD可以被进一步减小。

此外，主体和源极区116、114可以通过关于栅极电极1062的自对准离子注入而形成，这有益于窄化栅极到源极的阈值电压分布。例如，台面区122以及场电极沟槽110下方的半导体主体104的掺杂浓度轮廓可以被适配成补偿隔离或JFET效应。具有比邻接主体区116的底侧的漂移区更高的掺杂浓度的场停止层可以布置在漂移区和与第一侧相对的半导体主体104的第二侧之间。半导体主体104还可以包括半导体衬底上的多个外延层，其中外延层的掺杂浓度从外延层的最外部向半导体衬底逐渐地增加。此外，寿命受控的半导体区可以形成在半导体主体104中以用于减少反向恢复电荷（Qrr）的目的。在一些实施例中，寿命受控的半导体区包括铂（Pt）。在一些实施例中，例如通过第一部分的反向掺杂同时使第一部分下方的台面区122的第二部分保持不变而在主体区116的底侧上方或下方的参考水平与栅极电介质1061之间的第一部分中减小台面区122的净掺杂浓度。反向掺杂在n掺杂台面区的情况下可以通过以允许部分地补偿第一部分中的n型掺杂剂的量例如通过离子注入和/或扩散引入p型掺杂剂到第一部分中而实现。邻接栅极电介质1061的台面区122的第一部分或上部分中的净掺杂浓度的减小提供栅极到漏极电容C_GD的减小的技术益处。在一些实施例中，台面区122的净掺杂浓度在主体区116的底侧上方或下方的参考水平与栅极电介质1061之间的第一部分中增加。邻接栅极电介质1061的台面区122的第一部分或上部分中的净掺杂浓度的增加提供以下技术益处：源自从一个台面区内的相反主体区116延伸的空间电荷区的JFET效应的减小，其导致由于平面沟道结构引起对漏极到源极的开态电阻（Rdson）的负面影响的减小。

场电介质1121也可以例如通过使下部场电介质段具有厚度d₁并且上部场电介质段具有厚度d₁₁是锥形的。图1A的示意性横截面视图中的虚线图示了场电极沟槽110的上部分中的场电极1122与场电介质1121之间的界面。在一些实施例中，场电极1122的上部分和下部分也可以在其之间具有高电阻性或绝缘层，使得场板1122的下部分具有到源极的高电阻性或电容性耦合，其可以有利于抑制断开过冲。

图2A图示了具有晶体管单元阵列124中的相邻场电极沟槽110之间的连续栅极电极1062的半导体器件的一些实施例的顶视图。边缘终止区域125围绕晶体管单元阵列124。

第一触点128延伸通过栅极电极1062中的第一开口130并且电气连接到场电极沟槽110中的场电极1122，并且还电气连接到主体和源极区116、114。在图1A中图示的实施例中，栅极电极1062在晶体管单元阵列124中连续，并且在晶体管单元阵列124中没有其它开口的情况下与第一开口130分开。

由一个或多个导电材料制成的栅极导线132将栅极电极1062电气连接到在晶体管单元阵列124周围延伸的栅极延伸部134用于提供多个栅极电极互连点136。

在边缘终止区域125中，放置结终止结构以用于减小晶体管单元阵列124的外围处的电场峰值。在图2A中图示的实施例中，结终止结构可以包括多个结终止沟槽138，其包括通过结终止沟槽电介质140与半导体主体104的周围部分电气隔离的结终止沟槽电极139。在图2A中，一行终止沟槽138在晶体管单元阵列124周围延伸。在一些其它实施例中，多于一行终止沟槽138，例如两行、三行、四行或者甚至更多行终止沟槽138，在晶体管单元阵列124周围延伸。在图2A中图示的实施例中，结终止沟槽138的形状等于第一侧108处的场电极沟槽110的形状。在一些其它实施例中，结终止沟槽138的形状不同于第一侧108处的场电极沟槽110的形状。在一些其它实施例中，结终止结构的附加或可替换结构元件布置在边缘终止区域125中。例如，附加或可替换结终止结构的典型结构元件包括以下中的一个或多个：场板、环结构诸如浮动保护环或环段、结终止延伸（JTE）结构、以及变化的横向掺杂（VLD）结构。

可选的边界沟槽142可以布置在晶体管单元区域124周围延伸的边缘终止区域125中。边界沟槽142中的边界沟槽电极143可以通过边界沟槽电介质144与半导体主体104的周围部分电气隔离。在互连点145处，边界沟槽电极143可以电气连接到接触层或电极，例如半导体主体104上方的布线区域中的源极电极。

在图2B中图示了沿着图2A的线A-A'的半导体主体104的横截面视图的实施例。栅极电极1062包括相邻的两个场电极沟槽110之间的单个栅极电极部分。在晶体管单元阵列124与边缘终止区域125之间的边界周围，栅极电介质1061和场隔离层146合并。场隔离层146的厚度大于栅极电介质1061的厚度。夹层电介质148布置在栅极电极1062和场隔离层146上用于使布线与半导体主体104电气隔离。

第一触点128提供一侧上的源极和主体区114、116以及场电极1122与另一侧上的源电极150之间的电气连接。源电极150可以是图案化布线层的部分，例如图案化金属化层的部分。源电极150还经由触点1201电气连接到结终止沟槽电极139。

在图2C中图示了沿着图2A的线A-A'的半导体主体104的横截面视图的另一实施例。辅助掺杂区119布置在主体区116的底侧上方或下方的参考水平与栅极电介质1061之间的台面区122的第一部分中。在图2C中图示的实施例中，参考水平在主体区116的底侧的下方。在一些实施例中，辅助掺杂区119中的净掺杂浓度小于辅助掺杂区119下方的台面区122的部分中的净掺杂浓度。辅助掺杂区119可以例如通过台面区122的反向掺杂而形成。反向掺杂在n掺杂台面区的情况下可以通过以允许部分地补偿辅助掺杂区119中的n型掺杂剂的量例如通过离子注入和/或扩散引入p型掺杂剂到辅助掺杂区119中来实现。邻接栅极电介质1061的台面区122的上部分或辅助掺杂区119中的净掺杂浓度的减小提供栅极到漏极电容C_GD的减小的技术益处。在一些实施例中，辅助掺杂区119中的净掺杂浓度大于辅助掺杂区119下方的台面区122的部分中的净掺杂浓度。台面区122的辅助掺杂区119中的净掺杂浓度的增加提供以下技术益处：源自从一个台面区内的相反主体区116延伸并且导致由于平面沟道结构而引起对漏极到源极的开态电阻（Rdson）的负面影响的减小的空间电荷区的JFET效应的减小。a.图3A图示了包括分裂栅极电极部分的半导体器件的另一实施例的顶视图。栅极电极1062包括：第一区段1063，每一个第一区段1062在第一触点128中的对应一个触点周围延伸；和第二区段1064，每一个第二区段1064互连第一区段1063中的两个或更多个第一区段。

在图3B中图示的示意性横截面视图是沿着图3A的线B-B'的横截面的一个实施例。栅极电极1062包括沿着横向方向x在相邻的两个场电极沟槽110之间彼此隔开的第一和第二栅极电极部分1063。将栅极电极1062分裂成第一和第二栅极电极部分1063使得能够进一步减小栅极到漏极电容C_GD。在图3B中图示的实施例中，彼此隔开的第一和第二栅极电极部分1063电气连接到图3A中图示的栅极延伸部134。

在图3C和3D的示意性横截面视图中图示互连第一和第二栅极电极部分1063的其它实施例。参照图3C，第一和第二栅极电极部分1063中的一个可以电气连接到栅极延伸部134，并且第一和第二栅极电极部分1063中的另一个可以电气连接到源极电极150。该互连方案关于高速切换应用可能是有益的。

如在图3D的示意性横截面视图中图示的，电气连接到栅极延伸部134的第一和第二栅极电极部分1063中的一个的厚度t₁大于电气连接到源极电极150的第一和第二栅极电极部分1063中的另一个的厚度t₂。电气连接到源极电极150的第一和第二栅极电极部分1063中的另一个充当金属氧化物半导体（MOS）栅控二极管，其在参考电流处提供低的正向偏置电压VF。

图4A是具有场电极沟槽110之间的条形栅极电极部分1063的半导体器件的一些实施例的顶视图。到源极和主体区114、116的第二触点1065位于第一和第二栅极电极部分1063之间。

在图4B中图示了沿着图4A的线C-C'的半导体主体104的横截面视图的实施例。

不同于图2B中图示的实施例，源极和主体区114、116经由在第二侧108处延伸到半导体主体104中的第二触点1065而电气连接到源极电极150。源极和主体区114、116沿着横向方向x布置在第一和第二栅极电极部分1063之间。

在一些实施例中，半导体器件是垂直绝缘栅极场效应晶体管，其包括第一负载电极，例如在第一侧108处的源极电极150，以及在与第一侧108相对的第二侧109处的第二负载电极L2。

图5是用于图示制造半导体器件的方法500的示意性流程图。

将领会到，尽管方法500在下文被图示和描述为一系列动作或事件，但是这样的动作或事件的所图示的次序不要以限制性意义来解释。例如，一些动作可以以不同的次序发生和/或与除了本文中图示和/或描述的那些动作或事件以外的其它动作或事件同时地发生。此外，并非所有图示的动作可能需要来实现本文中的公开的实施例的一个或多个方面。而且，可以在一个或多个分离的动作和/或阶段中执行本文中描绘的一个或多个动作。

过程特征S100包括形成从第一侧延伸到半导体主体中的场电极沟槽，其中场电极沟槽的深度d大于第一侧处的场电极沟槽的最大横向尺寸wmax。

过程特征S110包括形成场电极沟槽中的场电极结构。

过程特征S120包括在第一侧处形成半导体主体上的平面栅极电极。

过程特征S130包括通过自对准到栅极电极和场电极结构的掺杂剂的离子注入而形成半导体主体中的源极区，其中栅极电极和场电极结构构成离子注入掩模。

在一些实施例中，通过移除场电极沟槽中的场电极结构的场电介质的上部分而将接触凹槽形成到半导体主体中。接触凹槽可以填充有通过接触凹槽的侧壁电气连接到源极区的导电材料。

在一些实施例中，主体区可以通过自对准到栅极电极和场电极结构的掺杂剂的离子注入而形成在半导体主体中，其中栅极电极和场电极结构构成离子注入掩模。

图6至18中的半导体主体104的示意性横截面视图图示了根据制造半导体器件的实施例的过程特征。

参照图6的示意性横截面视图，通过在第一侧108处使用蚀刻掩模图案的蚀刻过程来在半导体主体中形成沟槽610。在形成半导体主体104上的第一电介质材料612之后，第一电介质材料612加衬沟槽610的侧壁和底侧以及半导体主体104的顶侧。第一电介质材料612可以通过共形沉积过程来形成，例如通过氧化硅的低压化学气相沉积（LPCVD）或者热氧化来形成。第一导电材料614在第一侧108处形成在沟槽610中和在电介质材料612上。在一些实施例中，第一导电材料614是通过CVD沉积的高掺杂多晶硅和/或金属材料，例如Ti/TiN/W。例如，第一电介质材料612和第一导电材料614中的每一个可以由一个层或层堆叠而形成。

图7是在移除第一导电材料614直到第一电介质材料612之后的图6中图示的半导体主体104的示意性横截面视图。在一些实施例中，通过化学-机械抛光（CMP）过程来移除第一导电材料614。此外或者可替换地，可以通过蚀刻第一导电材料614直到第一电介质材料612移除第一导电材料614。

参照图8的示意性横截面视图，第一掩模616在第一侧108处形成在第一电介质材料612的部分上。在一些实施例中，第一掩模616不存在于其中要形成晶体管单元阵列的区域中，并且存在于其中要形成结终止沟槽结构的区域中。

在形成第一掩模616之后，半导体器件的制造可以如从图14开始的示意性横截面视图中图示的那样继续。可替换地，如例如在图1A中通过虚线图示的锥形场电极可以在以图15至18中图示的过程继续之前通过图8至13的示意性横截面视图中图示的过程被制造。

在形成图8中的第一掩模616之后，例如通过蚀刻过程从沟槽610部分地移除第一导电材料614。

在图9的示意性横截面视图中，在第一侧108处部分地移除第一电介质材料612。取代在半导体主体104的未遮蔽部分中部分地移除第一电介质材料612，第一电介质材料612也可以在半导体主体104的未遮蔽部分中被完全地移除并且通过适当的过程例如通过沉积和/或生长过程再形成。

在一些实施例中，在沟槽610中的凹入第一导电材料614的未覆盖部分上形成电介质用于提供要形成在沟槽610中的上部和下部场电极之间的电气隔离。

参照图10的示意性横截面视图，在第一侧处并且在第一电介质材料612上未覆盖的沟槽610中形成第二导电材料618。在一些实施例中，第一和第二导电材料614、618彼此对应。在一些实施例中，第一和第二导电材料614、618由高掺杂多晶硅和/或金属层（例如Ti/TiN/W）来制成。

参照图11的示意性横截面视图，例如通过CMP和/或蚀刻在第一侧108处移除第二导电材料618直到第一电介质材料612。沟槽610的上部分中的第二导电材料618可以充当上部场电极部分，并且沟槽610的下部分中的第一导电材料614可以充当要形成的晶体管单元阵列中的锥形场电极的下部场电极部分。包括第一导电材料614直到第一侧108的沟槽610可以充当要形成的半导体器件的边缘终止区域中的结终止沟槽。

参照图12的示意性横截面视图，在第一侧108处的第一电介质材料620的部分上形成第二掩模620。然后，在第一侧108处从半导体主体104的未遮蔽部分移除第一电介质材料612。在一些实施例中，第二掩模620不存在于其中要形成晶体管单元阵列的区域中，并且存在于其中要形成结终止沟槽结构的区域中。

参照图13的示意性横截面视图，在第一侧108处移除第二掩模620。

作为如关于图8至13图示的那样在一些沟槽610中形成第一和第二导电材料614、618用于提供沟槽610中的锥形电极（选项I）的目的的可替换方案，如图7的示意性横截面视图中图示的沟槽610中的非锥形或稍微锥形（由于沟槽处理）的电极（选项II）可能经受半导体主体104的进一步处理。在图14的示意性横截面视图中图示的半导体主体104由在移除第一电介质材料612的部分并且部分地暴露第一侧104处的半导体主体104之后处理如图7中图示的半导体主体104产生。

尽管图15至18中图示的过程特征基于选项I，但是过程特征同样地适用于选项II。

参照图15的示意性横截面视图，充当晶体管单元阵列中的栅极电介质的第二电介质材料622例如通过热氧化过程形成在半导体主体104上。然后，第三导电材料624形成在第二电介质材料622上并且通过光刻法图案化用于提供晶体管单元阵列中的平面栅极电极的目的并且用于提供例如晶体管单元阵列的外围中的互连行。在一些实施例中，第三导电材料624包括多晶硅和/或金属层或者由多晶硅和/或金属层制成。

参照图16的示意性横截面视图，以自对准方式关于第三导电材料624和第一电介质材料612来执行离子注入过程。第一半导体区626通过第一导电类型的掺杂剂的离子注入而形成用于提供要形成的晶体管单元阵列中的主体区的目的。第二半导体区628通过第二导电类型的掺杂剂的离子注入而形成用于提供要形成的晶体管单元阵列中的源极区的目的。硅中的p型掺杂剂的示例包括硼（B）、镓（Ga）、铝（Al）等。硅中的n型掺杂剂的示例包括磷（P）、砷（As）、锑（Sb）等。

参照图17的示意性横截面视图，第三电介质材料630形成在第三导电材料624以及第一和第二电介质材料612、622上用于提供要形成的晶体管单元阵列中的夹层电介质的目的。通过第三电介质材料630形成开口。一些开口进一步延伸通过第一电介质材料612并且延伸到半导体主体104中。第四导电材料634形成在第三电介质材料630上和在开口中用于提供到第一导电材料614以及第一和第二半导体区626、628的电接触。

参照图18的示意性横截面视图，第五导电材料636形成在第四导电材料636，例如功率金属化层，例如铜层和/或诸如AlCu之类的铜合金上。在一些实施例中，第五导电材料636的形成也可以被省略。第四和第五导电材料634、636被图案化以提供不同电极，例如源极和栅极电极。

另外的过程可以跟随在第一侧108处和/或在与第一侧相对的第二侧处，例如在第二侧处的漏极触点形成，用于完成诸如图1中图示的半导体器件的前端制程（FEOL）处理。

半导体主体104的第二侧可以例如通过胶合、焊接或烧结而附着在载体上。在半导体器件通过焊接被附着的情况下，可以使用柔软焊料或扩散焊料来附着半导体器件。半导体主体104可以例如以第二侧附着在载体上。载体可以例如是以下中的一个：引线框、诸如例如DCB（直接铜键合）陶瓷衬底之类的陶瓷衬底、以及印刷电路板（PCB）。

尽管已经在本文中图示和描述了特定实施例，但是本领域普通技术人员将领会到，不脱离本发明的范围的情况下，各种可替换和/或等同的实现方案可以替换所示出和描述的特定实施例。该申请意图覆盖本文中讨论的特定实施例的任何适配和/或变化。因此，意图本发明仅受权利要求及其等同物限制。