用于高电压(HV)静电放电(ESD)保护的RC堆迭式MOSFET电路

摘要

本发明涉及用于高电压(HV)静电放电(ESD)保护的RC堆迭式MOSFET电路。所揭示的是在高电压(HV)电路应用中提供抗ESD的保护的形成集成电路(IC)的装置及方法。装置包括经串联堆迭以提供N级堆迭的N个场效晶体管(FET)，其中N是大于1旳整数。装置的第一接垫耦接至第一FET，而且第二接垫耦接至第N？FET。装置亦包括经组态以回应于ESD事件而在第一接垫与第二接垫间造成短路的堆迭式/分布式RC控制电路。在ESD事件期间，RC控制电路经组态以并行提供用以控制该N个FET的充分电压，使用寄生传导将该N个FET接通来造成该短路。

说明书

技术领域

本发明关于在高电压(HV)电路应用中为抵抗ESD提供保护的集成电路(IC)的装置及方法。

相关申请案交互参照

本申请案主张2014年11月30日提出申请的美国专利申请案第62/085,630的利益及优先权，其全文引用合并于本文中。

背景技术

功率管理、功率转换、LCD/显示器、汽车及其它应用中使用的高电压(HV)集成电路一般的操作范围是在12V与100V之间。堆迭式场效晶体管(FET)为主的单元结构通常是用于设计HV电路。静电放电(ESD)的出现会严重地且无法弥补地破坏未受到保护的电子电路，包括HV集成电路。基于此，许多HV集成电路晶片可包括内建ESD装置，以对于防止造成破坏的电流的不良流动提供一些保护措施。

HV应用中的ESD保护装置一般易于锁存错误，这是因为FET操作电压可能超过其设计窗(一般是介于供应电压(VDD)与装置崩溃电压(BVDSS)之间)。将FET单元装置(例如：NMOS类型)堆迭会使触发电压及保持电压以比例因素N增加，其中N是装置堆迭的数目。亦即，虽然N个FET的堆迭配置有可能使总保持电压变为各单元保持电压的N倍，但同时也提供高很多的触发电压(一般高于BVDSS)，这由于无法在装置崩溃前先触发保护特征，而无法达到ESD装置的主要目的。

经由前述论述，希望提供用以改良HV应用中ESD保护电路稳健度及可靠度的工具及技术。

发明内容

所揭示的是基本上与在高电压(HV)电路应用中为抵抗ESD提供保护的集成电路(IC)的装置及方法有关的具体实施例。装置包括经串联堆迭以提供N级堆迭的N个场效晶体管(FET)，其中N是大于1旳整数。装置的第一接垫耦接至第一FET，而且第二接垫耦接至第NFET。装置亦包括经组态以回应于ESD事件而在第一接垫与第二接垫间造成短路的RC控制电路。RC控制电路经组态以并行提供以循序方式控制该N个FET闭合并且造成短路的充分电压。

在另一具体实施例中，装置包括经串联堆迭以提供N级堆迭的N个场效晶体管(FET)，其中N是大于1旳整数。RC控制电路可操作以回应于ESD事件，将该N个FET各者的操作状态从断开状态切换至闭合状态。该ESD事件造成该RC控制电路诱发该N个FET各者中的基极电流，藉以按照串级方式触发该N个FET的寄生传导。

在又一具体实施例中，揭示一种用以回应于ESD事件而保护HV装置的方法。本方法包括串联堆迭N个场效晶体管(FET)以提供N级堆迭，其中N是大于1的整数。第一接垫耦接至第一FET，而且第二接垫耦接至第NFET。RC控制电路经组态以回应于ESD事件而在该第一接垫与该第二接垫间提供短路，该短路经组态以将能量从该ESD事件排放至该第一接垫。该N个FET中的寄生传导是由该ESD事件触发，该寄生传导造成该N个FET闭合，藉以造成该短路。

在另一具体实施例中，介绍一种方法。本方法包括提供基材。在该基材中形成浅沟槽隔离区。本方法亦包括形成具有ESD保护的N级RC堆迭式FET电路。在该基材上串联形成N个场效晶体管(FET)及电阻器。在该基材上方提供栅极层，而且该栅极层经图型化以界定该RC堆迭式FET电路的FET的栅极及电阻器。该电阻器形成于隔离相邻FET的该浅沟槽隔离区上方。电容器结构形成于该基材上方。层间介电(ILD)及金属间介电(IMD)层形成于该基材上方。该ILD及IMD层中形成包括金属线及贯孔接触部的互连件。互连件耦接该栅极、电容器及电阻器以形成N级RC堆迭式FET电路。

本文中所揭示的具体实施例的这些及其它优点及特征，通过参考以下说明及附图会变为显而易见。再者，要了解的是，本文中所述的各项具体实施例的特征并不互斥，并且可用各种组合及排列呈现。

附图说明

在附图中，不同视图中相称参考字符大体上指相同零件。此外，附图不必然有依照比例绘示，而是在描述本发明的原理时，大体上可能会出现重点描述的情况。在以下说明中，本发明的各项具体实施例参考以下附图说明，其中：

图1A展示具有ESD保护的RC堆迭式FET电路其一部分的具体实施例的简化电路图。

图1B绘示以串级方式参考图1A所述RC堆迭式FET电路中N个NMOSFET各一者接通所诱发的寄生传导。

图1C展示参考图1A所述用以减少25％电容器数目的具有ESD保护的RC堆迭式FET电路其一部分的简化电路图。

图1D展示参考图1A所述用以减少50％电容器数目的具有ESD保护的RC堆迭式FET电路其一部分的简化电路图。

图2A如参考图1A所示HVESD保护电路，绘示4堆迭式多指漏极硅化物成块(SBLK)NMOS的布局图。

图2B绘示NMOS晶圆其一部分的布局图，用以实施参考图1A、1B、1C及1D所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。

图2C绘示NMOS晶圆其一部分的截面图，用以实施参考图1A、1B、1C及1D所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。

图2D绘示NMOS晶圆其一部分的截面图，用以实施参考图1A所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。

图2E绘示NMOS晶圆其一部分的截面图，用以实施参考图2A所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。

图3以图形形式绘示NMOSFET装置以VGS(X轴)为函数的基极电流Ib(Y轴)的硅数据图，该NMOSFET装置使用市售BCD制造方法来实施。

图4A以图形形式绘示4RC堆迭式SBLKNMOS的模拟的暂态及DC拂掠效能。

图4B以图形形式绘示参考图1A、1B、1C及1D所示4RC堆迭式FET电路的100纳秒(ns)传输线脉波(TLP)响应的真正的硅数据图。

图5描述用以实施本文中所述回应于ESD事件保护HV装置的程序的流程图。

具体实施方式

权利要求中提出本发明据信有新颖特征的特性。然而，本发明本身及较佳使用模式、各项目的及其优点将在搭配附图阅读时，参考以下说明性具体实施例详细说明而得以最佳理解。本文中所述的各个电路、装置或组件的功能可实施为硬件(包括离散组件、集成电路及系统晶片(SoC))、固件(包括特定应用集成电路及可程式化晶片)及/或软件或其组合，端视应用要求而定。

类似的是，用于形成根据设备结构组装模组、子总成及总成的机械元件、构件及/或组件的功能可使用各种材料及耦接技术来实施，端视应用要求而定。

书面说明中诸如顶端、底端、左、右、上游、下游及类似的其它词汇等描述性及指向性用语在附图中指称为卧置于图纸上，而且非指称为本发明的物理限制，除非另有具体注记。附图可能未按照比例绘示，而且本文中所示及所述的具体实施例有一些特征可能为了绘示本发明的原理、特征及优点而简化或夸大。

具体实施例大体上关于诸如半导体装置或IC等装置。其它类型的装置也可有作用。装置可以是任何类型的IC，例如：用于运算、功率转换、显示、汽车及其它的晶片。举例而言，装置可并入消费性电子产品，例如：电脑、监视器/显示器、行动电话、类似手表、相机与列印机的无线电子装置、以及数种类型的平板运算装置。将装置并入其它应用也可有作用。

在诸如地毯上行走或干衣机中烘干合成纤维衣物等日常活动过程中可能产生静电，从而造成物件具有不同的电位。静电放电(ESD)通常是描述为不同电位的两个物件间电流(或能量)突然且瞬时流动。在电子装置环境中，ESD事件可描述为可能对电子装置造成破坏的电流流动时的瞬时及不良尖波。在ESD事件中，形式为大电压尖波或脉波的静电可能转移至集成电路(IC)的信号接垫或接脚接触部，有可能造成IC内的绝缘层崩溃。这可能在一或多个传导路径间形成短路而导致IC失效。在一些例子中，ESD事件可能造成金属过热或甚至是IC内的材料蒸发。

ESDAssociation是知名AmericanNationalStandardsInstitute(ANSI)承认的标准开发组织，已经公布35项ESD标准，包括有人体模型(HBM)、机器模型(MM)、带电装置模型(CDM)、以及其它涵盖电子设备环境ESD的模型。下文所述的是对电子装置提供改良型ESD保护且并行改良其HV应用的各项具体实施例。

图1A展示具有ESD保护的RC堆迭式FET电路100其一部分的具体实施例的简化电路图。图1B绘示以串级方式参考图1A所述RC堆迭式FET电路中NMOSFET各一者接通所诱发的寄生传导。图1C展示减少25％电容器数目的具有ESD保护的RC堆迭式FET电路102其一部分的简化电路图。图1D展示减少50％电容器数目的具有ESD保护的RC堆迭式FET电路104其一部分的简化电路图。

请参阅图1A，具有ESD保护的RC堆迭式FET电路100其一部分包括经串联堆迭以提供N级堆迭106的N个场效晶体管(FET)，其中N是大于1的整数。在绘示的具体实施例中，N的数值经组态等于4。N的其它数值亦列入考虑，选择范围取决于诸如电气组件的物理限制条件等因子，包括FET及其它RC装置的电压处置能力。因此，通过以比例因素N提升较低基线FET装置的电压处置能力，N级堆迭可在具有ESD保护的高电压(HV)应用中使用。虽然绘示的具体实施例描述FET单元的NMOSFET实作，仍了解FET单元可实施为任何MOSFET装置。

在绘示的具体实施例中，这4级堆迭包括串联耦接的M1110、M2120、M3130及M4140的4个NMOSFET(例如：一个FET的输出连接至下一个FET的输入)。亦即，M1的漏极D1112耦接至M2的源极S2与主体/本体122，M2的漏极D2124耦接至M3的源极S3与主体/本体132，M3的漏极D3134耦接至M4的源极S4与主体/本体142。第二接垫160耦接至电力源VDD152及M4140的漏极D4144。M1的源极S1与主体/本体114耦接至第一接垫150，第一接垫150可连接至诸如接地的参考电压162。

具有ESD保护的RC堆迭式FET电路100亦包括RC控制电路180，RC控制电路经组态以回应于ESD事件154而在第一接垫150与第二接垫160间造成短路(分流)，该ESD事件中的ESD能量转移至第二接垫160。RC控制电路180亦经组态以在RC堆迭式FET电路100的正常操作状态(例如：没有ESD事件)下，于第一接垫150与第二接垫160间提供高阻抗。在一具体实施例中，RC控制电路180可操作以回应于ESD事件，而将该N个FET各者的操作状态从断开(或关断或解断定(de-asserted))状态切换至闭合(或接通或断定)状态。

RC控制电路180使用寄生传导，通过将4个NMOSFETM1110、M2120、M3130及M4140切换至接通(或闭合或断定(asserted))状态，将介于第一接垫150与第二接垫160间的路径的阻抗控制在低数值(例如：短路)，该寄生传导可通过接通NMOSFET中固有的寄生NPNBJT来触发。该触发可因诱发基材电流的栅极电位且不因NMOSFET主动式接通而在各MOSFET的预定漏极-源极电压(VDS)下出现。因此，ESD事件造成RC控制电路在各堆迭式NMOSFET单元的各栅极诱发小电位，转而在该N个FET各者固有的寄生NPNBJT中诱发基极电流，藉以按照串级方式触发该N个FET的寄生传导。以串级方式使用寄生传导来接通NMOSFET的附加细节参考图2C及3加以说明。

在绘示的具体实施例中，RC控制电路180包括4个串联耦接于第二接垫160与M1110的栅极G1间的电容器(C1190、C2192、C3194、C4196)、以及4个耦接于各对应NMOSFET单元的栅极与源极间的电阻器(R1182、R2184、R3186及R4188)。因此，RC组合(例如：C4/R4、C3/R3、C2/R2及C1/R1)分别耦接至这4级堆迭的4个NMOSFET的对应NMOSFET单元(例如：M4、M3、M2及M1)。

在一具体实施例中，所有电阻器(R1182、R2184、R3186及R4188)都可经组态而有相等数值。在一项HV应用中，取决于经组态的电容器的类型及数值，可选择等于80kΩ的电阻值。回应于ESD事件而进行SPICE模拟以组态R与C数值并显示RC堆迭式FET电路100模拟效能的附加细节参考图4A加以说明。

回应于ESD信号的快速上升时间，RC控制电路180跨布这4级NMOSFET堆迭提供均匀分压，用于静态(例如：断开状态)及动态(例如：接通状态)保护免受ESD事件影响。亦即，回应于ESD信号的快速上升时间，RC控制电路180提供充分电压至NMOSFET单元的栅极，使得VGS电压低于触发/接通位准以维持关断状态，并且至少等于该触发/接通位准以触发寄生传导而切换至接通或闭合状态。各NMOSFET单元所看到用以将其接通的栅极电压远低于其崩溃电压。

在RC堆迭式FET电路100的正常操作状态下，位于第二接垫的电压是VDD。在一具体实施例中，若VDD＝30VDC，则各堆迭MOSFET的漏极所分配到的电压会均等且均匀地大约为30VDC除以4(或7.5VDC(M1漏极))、15VDC(M2漏极)、22.5VDC(M3漏极)及30VDC(M4漏极)。各MOSFET的栅极电压VG(并非VGS)亦大致为30VDC除以4，与漏极电压一样。由于M1漏极耦接至M2漏极，各NMOSFET的源极电位亦可加以判定。

在正常操作状态下，各NMOSFET单元的栅极电压是控制在低于寄生传导的触发电压，以便将这4个NMOSFET维持在“关断”状态。举例而言，该电压跨布各NMOSFET装置并通过栅极耦接电阻器(R1182、R2184、R3186及R4188)均分，以使得各栅极电位与源极电位一样。如此各，NMOSFET的栅极对源极(VGS)电位为零并且处于关断状态。电阻器的组态值判定RC常数。举例而言，组态值判定RC控制电路的上升时间响应(1/RC)。

回应于ESD事件154，触发并接通各NMOSFET所需的栅极-源极电压(VGS)可使用通过SPICE模拟，设定插置的电阻器(例如：R1182、R2184、R3186及R4188)及电容器(例如：C1190、C2192、C3194、C4196)的数值以及寄生BJT电容来组态。因此，可使用已知数值的电容器，而不是仅依赖寄生电容，使得寄生电容的变异可以不会显著改变总电容。再者，内部寄生电容可能没有大到足以判定各NMOSFET单元对栅极诱发基材电流的设计意图特定RC常数。随着堆迭尺寸增加，堆迭中的各电容器支撑更大的电压，然而，电容器的电压额定值可能受限于电容器极板间使用的介电质。电容器的电压额定值亦可取决于所用电容器装置的技术及类型，应该组态为大于单个单元NMOS的BVDSS。回应于分流至接地的ESD事件的能量，具有ESD保护的RC堆迭式FET电路100存在寄生传导模式，并且回到正常操作模式。因此，RC堆迭式FET电路100为ESD装置提供最适操作窗而具备无锁存装置的作用，因为其具有高保持电压(高于VDD)，同时其触发电压低于BVDSS。

在没有ESD事件(例如：关断状态正常操作期间)的情况下，电阻器(例如：R1182、R2184、R3186及R4188)及电容器(例如：C1190、C2192、C3194、C4196)的数值组态成：通过确保各NMOSFET的栅极小于触发/接通电压、并且在ESD事件期间提供充分电压至栅极来触发寄生传导以接通NMOSFET，使得这些组件对RC堆迭式FET电路100操作的影响极小。因此，RC控制电路回应于诸如ESD信号的快速斜坡信号(例如：HBM上升时间约10/2ns，而CDM约1ns)而作用。RC控制电路会在没有ESD信号的情况下保留堆迭电压电位。

绘示的具体实施例说明的虽然是NMOSFET电路，仍了解RC堆迭式FET电路100可使用PMOSFET来实施。可预见的是，RC堆迭式FET电路100亦可使用另种类型的晶体管技术(例如：横向扩散MOSFET(LDMOS)、漏极延展MOS(DEMOS)、以及其它类)以符合HVESD应用要求。

因此，RC控制电路180为4堆迭MOSFET提供非骤回(snapback)ESD保护，理由在于FET操作电压维持在其设计窗的范围内(一般介于供应电压(VDD)与装置崩溃电压(BVDSS)之间)。其次，RC控制电路180可经裁制以对不同的操作电压提供ESDHV解决方案(例如：通过分别为2堆迭、3堆迭或4堆迭MOSFET组态N＝2、3或4)。举例来说，可通过组态指部宽度及指部数目，组态所堆迭各个别MOSFET尺寸的可调接通电阻(RON)及电流限制。RC堆迭式FET电路100的制造使用与MOSFET类似的制造方法，并且未使用另外的制造方法遮罩。制造参考图1A、1B、1C及1D所述RC堆迭式FET电路的附加细节参考图2A、2B、2C、2D及2E加以说明。在所堆迭的NMOS/FET中，SBLK可组态于参考图4B所述的漏极侧，或可为漏极/源极两者的完整SBLK。SBLK可作用为镇流(ballasting)电阻器，耐受对FET施加的高场应力。此组态可视为实施成ESD装置的单个SBLKFET。可在实作中使用非SBLK，但这可能使晶片尺寸增大(NF>8/10)。

请参阅图1B，其说明参考图1A所述RC堆迭式FET电路100中各个NMOSFET串级方式下，寄生传导诱发NMOSFET接通的状况。回应于ESD事件154，电容(例如：C1190、C2192、C3194、C4196)的行为如同短路(导因于上升时间信号)。电阻R1升高栅极氧化物的电位。各NMOSFET的漏极与栅极电位都可能升高，但上升率不同，各栅极与源极间的电位差(VGS)最终会不同。M1NMOSFET的栅极电压上升到高于寄生传导的临限值(例如：约1.5V至2V)而造成M1闭合。举例而言，栅极诱发基材峰值电流的临限值可取决于技术节点，例如：制造方法条件、栅极厚度、井部/本体、以及其它因素。展示基材电流在VGS值大约1.5V处出现尖峰的曲线图其附加细节参考图3加以说明。请回头参阅图1B，当M1闭合时，M2的栅极目前经由R2耦接至接地，而M2的栅极电压上升到高于临限值/接通而造成M2闭合。当M2闭合时，M3的栅极目前经由R3耦接至接地，而M3的栅极电压上升到高于临限值/接通而造成M3闭合。当M3闭合时，M4的栅极目前经由R4耦接至接地，而M4的栅极电压上升到高于临限值/接通而造成M4闭合。M4的闭合建立了用以传导ESD电流的短路路径。因此，RC堆迭式FET电路100以串级方式(例如：M1、接着M2、接着M3而最后是M4)使4个NMOSFET的寄生NPN接通。寄生传导因栅极电位所诱发的基材电流而在各堆迭式MOSFET的预定漏极对源极电位下出现。

在一具体实施例中，回应于ESD事件154，M1、M2、M3及M4等NMOSFET全都可同时且并行地闭合(或因寄生传导而接通)。亦即，闭合的顺序可按照随机方式出现。然而，M1、M2、M3及M4等NMOSFET全都必须闭合(例如：处于接通状态)才能建立通到第一接垫150的短路路径。描述各张曲线图以说明RC堆迭式FET电路100回应于ESD事件的ESD效能的附加细节参考图3、4A及4B来描述。

请参阅图1C，用于HVESD保护的RC堆迭式FET电路102的一部分的简化电路图说明电容器数目减少25％。在绘示的具体实施例中，RC堆迭式FET电路102的操作与参考图1B所述的RC堆迭式FET电路100类似，差别在于电容器数目减少25％(例如：可排除参考图1A所述的电容器C4196)，晶片面积也相应缩减。在绘示的具体实施例中，M4的栅极G4146未直接耦接至任何电容器。由于堆迭中的各电容器支援的跨布电压较大，这3个电容器的电压额定值受限于电容器极板间所用介电质并可能限制堆迭的尺寸。

请参阅图1D，用于HVESD保护的RC堆迭式FET电路104的一部分的简化电路图说明电容器数目减少50％。在绘示的具体实施例中，RC堆迭式FET电路104的操作与参考图1B所述的RC堆迭式FET电路100类似，差别在于电容器数目减少50％(例如：可删除诸如电容器C1190及C4196等可组态数目的电容器)，晶片面积也相应缩减。在绘示的具体实施例中，M4的栅极G4146未直接耦接至任何电容器，而且M1的栅极G1116及M2的栅极直接耦接至电容器C2。由于堆迭中的各电容器支援的跨布电压较大，这2个电容器的电压额定值受限于电容器极板间所用介电质并可能限制堆迭的尺寸。

请参阅图2A，其是用以实施参考图1所述具有ESD保护的RC堆迭式FET电路的NMOS晶圆200其一部分的布局图。M1110、M2120、M3130及M4140等NMOSFET各一者是制造于独立隔离深N型井(DNWELL)210内部。在绘示的具体实施例中，参考图1A所述的RC控制电路180包括4个串联耦接于第二接垫160与M1110的栅极G1间的电容器(C1190、C2192、C3194、C4196)、以及4个耦接于各NMOSFET单元的栅极与源极间的电阻器(R1182、R2184、R3186及R4188)。

RC组合(例如：C4/R4、C3/R3、C2/R2及C1/R1)分别耦接至4级堆迭的4个NMOSFET的对应NMOSFET单元(例如：M4、M3、M2及M1)。电阻R1及M1的源极S1耦接至第一接垫150，而电容器C1连接于第二接垫160与M4的栅极G4间。如上文所述，各RC组合(例如：C4/R4、C3/R3、C2/R2及C1/R1)在ESD事件154期间提供足以触发其NMOSFET的单元寄生NPN双极晶体管。因此，触发是由RC控制电路180所控制以触发寄生传导，而且不由各NMOSFET的N+/P型井单元的崩泻崩溃控制。

在一具体实施例中，各NMOSFET单元可包括多个用以处置大ESD电流的指部220。在绘示的具体实施例中，各NMOSFET单元可经组态以包括8个指部。

电阻器(R1182、R2184、R3186及R4188)可经由已知的电阻器类型来制造，例如：多晶硅、扩散、以及其它类型，端视诸如可用表面面积、所欲准确度、以及其它应用因素而定。多晶电阻器可包括硅化多晶电阻器、非硅化多晶电阻器、非自对准硅化多晶电阻器、非自对准硅化多晶金属电阻器、自对准硅化多晶电阻器、以及自对准硅化多晶金属电阻器。类似的是，电容器(C1190、C2192、C3194、C4196)可经由已知的电容器类型来制造，例如：金属绝缘体金属(MIM)电容器、井电容器、多晶电容器、替代极性金属氧化物金属(APMOM)电容器、以及在多晶层与N型井层间形成的电容器(多晶N型井电容器)。其它电阻器及电容器类型也可有作用。

请参阅图2B，其是NMOS晶圆202其一部分的布局图，用以实施参考图1A所示具有ESD保护的RC堆迭式FET电路的单个SBLKNMOSFET单元。请参阅图2C，其是NMOS晶圆204其一部分的截面图，用以实施参考图1A所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。

请参阅图2B及2C，所绘示具体实施例中说明的是单个NMOSFETM4140(具有漏极SBLK)。电容器C4耦接于第二接垫160与M4的栅极G4146间，而且电阻器R4耦接于M4的栅极G4与源极S4及主体/本体间。NMOSFETM4140制造于独立隔离深N型井(DNWELL)内部。经适度掺杂的P型区220(LVPWELL)用于低电压装置。当M1110的栅极G1处的电压VGS提升到至少等于临限电压时，会诱发基材电流ISUB峰值230以触发M1固有的寄生NPN双极晶体管。诱发的电流与VGS的关系的附加细节对照图3加以说明。请参阅图2B及2C，出现这样的触发时，NMOSFET单元的弱表面传导切换成穿过主体基材的双极传导。漏极D1变为集极、p型基材变为基极、并且源极S1变为射极以形成寄生NPN双极晶体管。

当NMOSFET在寄生NPN双极传导区操作时，M1110闭合且横向NPN双极传导大部分漏极接端电流。因此，可将用以操作这4个NMOSFET的触发机制，有助益地从传统用于产生各NMOSFET单元的雪崩接面崩溃(avalanchejunctionbreakdown)的较高电压条件，切换至用于以串级方式触发各NMOSFET单元中双极寄生NPN晶体管操作的小很多的电压位准。可回想4级堆迭的崩泻崩溃的触发电压约为单个NMOSFET单元的4倍。

因此，由于主动式接通电流极小，各NMOSFET单元是使用寄生传导来控制(例如：接通或闭合)，而不是通过主动式接通MOSFET装置(例如：通过升高栅极电位产生反转通道)来控制。另外，NMOSFET使用主动式接通技术可能需要10至40倍尺寸的寄生传导为主的技术，而且使用主动式接通可能不提供高保持电压，并且其启动与触发机制可仅由RC值时间常数来判定，该RC值时间常数可高很多(例如：约1μsec)以涵盖ESD事件。图4A及4B加以说明曲线图的附加细节。

图2D绘示NMOS晶圆其一部分的截面图206，用以实施参考图1A所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。截面图206绘示包括有M1110、R1182、C1190的单个、简化NMOSFET单元的结构。在一具体实施例中，可在共用p型基材234(晶圆)上制造NMOSFET单元。浅沟槽隔离(STI)232在其它NMOSFET单元装置之间提供电隔离。金属与接触部对M1110装置接端S1114、D1112及栅极G1提供进接口。可绕接多层金属线将装置与第二接垫160互连，以在晶片上形成电路100的一部分。在绘示的具体实施例中，互连结构包括1个层间介电(ILD)ILD270、3个金属间介电(IMD)层IMD1272、IMD2274及IMD3276。亦可包括诸如氧化物钝化层278等其它钝化层。C1190可实施为MIM电容器(MIMCAP)，其包括形成于IMD2274层中的顶板242及底板240。表面介电层280可以是含硅介电层，其可包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、或其它材料。

形成包括有参照图1A所述M1110、R1182、C1190的单个、简化NMOSFET单元可包括制备p型基材。浅沟槽隔离(STI)形成后，在栅极介电质(大部分是氧化硅)上沉积薄层多晶硅以形成栅极电极及多晶电阻器。随着后续像是介电质间隔物、源极/漏极植入物及硅化物形成等制造方法，亦形成具有源极/漏极电极的晶体管。接着进行像是接触部、金属层1、贯孔1、以及金属层2等后端制造方法。在这种情况下，金属层2充当MIMCAP的底板。因此，沉积金属层2后，沉积并且蚀刻一层MIMCAP介电质(大部分是氮化硅)及MIMCAP顶板(大部分是TaN)。之后，贯孔2会连接底板(金属层2)及顶板(TaN)以隔开金属层3而形成MIMCAP电极。晶圆会经历像是贯孔3、金属顶层及PAD等剩余后端制造方法以完成加工处理。

图2E绘示NMOS晶圆其一部分的截面图208，用以实施参考图2A所示具有ESD保护的RC堆迭式FET电路的单个NMOSFET单元。截面图208绘示包括有M1110、R1182、C1190的单个、简化NMOSFET单元的结构。截面图可针对M2120、M3130及M4140重现3次，并且沿着同一轴(例如：X轴)以相邻或并列方式配置，用于共面实施4级RC堆迭式FET电路。在一具体实施例中，可在共用p型基材(晶圆)上制造NMOSFET单元。浅沟槽隔离(STI)在其它NMOSFET单元装置的间提供电隔离。金属与接触部对M1装置接端S1114、D112及栅级G1提供进接口。可绕接多层金属线将装置与第二接垫160互连，以在晶片上形成电路100的一部分。在绘示的具体实施例中，互连结构包括1个层间介电(ILD)ILD270、3个金属间介电(IMD)层IMD1272、IMD2274及IMD3276。亦可包括诸如氧化物钝化层278等其它钝化层。C1190可实施为MIM电容器，其包括形成于IMD2274层中的顶板242及底板240。表面介电层280可以是含硅介电层，其可包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、或其它材料。

在一具体实施例中，形成包括有参考图2A所述M1110、R1182、C1190的单个、简化NMOSFET单元与图2E中所述的制造方法类似。

图3以图形形式绘示6VNMOSFET装置以VGS(X轴)为函数的基极电流Ib(Y轴)的模拟作图300，该6VNMOSFET装置使用市售0.18μm双极-CMOS-DMOS(BCD)制造方法来实施。ISUB是VGS与VDS的函数。展示的2个基极电流曲线图302与304对应于2个VDS预定值。曲线图302与304绘示基极电流Ib回应于从4.8V上升至6V的VDS而实质提升。回应于ESD事件，M1110的栅极G1处电压VGS上升到高于触发电压(例如：6VNMOSFET的1.5V至2V)，该触发电压足以诱发基材电流ISUB峰值。这在可组态漏极-源极电位(例如：8V)下触发M1固有的寄生NPNBJT，并且以约7V至7.5V的保持电压保持寄生传导模式。因此，通过组态电容值，各MOSFET的寄生NPNBJT可经组态以在特定漏极-源极电位(例如：8V)下接通，并且在ESD事件期间，通过寄生NPNMOSFET大约7V至7.5V保持电压的能力，使NMOSFET箝制/保持于寄生传导状态。

图4A以图形形式绘示参考图1A所述RC堆迭式FET电路的ESD效能的模拟作图。如上文所述，4级堆迭的各单元可如6VNMOSFET装置使用市售0.18μmBCD制造方法技术来制造。可进行SPICE模拟来判定对ESD事件的响应，并且验证参考图1A所述RC堆迭式FET电路的效能及操作。参考图4A所述的SPICE模拟亦可用于组态参考图1A、1B、1C及1D所述不同组态的各电容器的数值。

模拟作图402绘示以时间为函数的4级NMOSFET堆迭其栅极与漏极电压的分布。所展示的是随着ESD信号在100ns内从0V上升至30V，这4个NMOSFET的各栅极节点及源极节点处的电位。个别MOSFET的VGS是M1/2/3/4栅极电压减去源极电压(堆迭中各MOSFET的漏极耦接至上层MOSFET的源极)。

VGS的数值取决于电路的操作状态。电路是依靠VDD作用，例如VDD＝30VDC，各堆迭MOSFET的漏极各将会大致为(30/4)、7.5VDC(M1漏极)、15VDC(M2漏极)、22.5VDC(M3漏极)及30VDC(M4漏极)。各MOSFET的栅极处的VG电位(注：栅极VG，非栅极-源极VGS)将会大致为30/4均等分布，并且与漏极一样，而且NMOSFET的操作状态是关断或断开。

回应于ESD，漏极及栅极电压都会上升，但斜率(或dv/dt比率)不同，以产生电压差。各栅极与源极间的电压差可充分到足以诱发基材电流，并且足以触发各MOSFET的寄生NPN双极晶体管。各NMOSFET中因寄生传导致使电流流动将其接通，从而对接地提供短路。

模拟作图404绘示以时间(X轴)为函数的在100nsESD事件期间流经RC控制电路的电流(Y轴)。电流上升到最大值，在该最大值下，各单元NMOS的栅极每4个电流升坡分度(division)各会有小电压诱发/升高，该小电压足以诱发足够的基材电流，以随着ESD信号在100ns内从0V上升到30V触发寄生BJT，而且电流随着ESD信号因堆迭式MOSFET的寄生传导造成分流至接地而快速下降。图4A中所示的模拟作图402、404、406及408使用市售电路模拟软体SPICE来进行。

模拟作图406绘示这4个NMOSFET单元各一者的以时间为函数的栅极-源极电压VGS。随着ESD信号在100ns内从0V上升到30V，这4个NMOSFET各者的VGS因这4个NMOSFET串级接通而以不同斜率从0V上升到约1.5V。

模拟曲线图408绘示这4个NMOSFET单元以时间为函数的漏极-源极电压。随着ESD信号在100ns内从0V上升到30V，这4个NMOSFET各者的VDS因这4个NMOSFET串级接通而以不同斜率从0V上升到约8V。在约100ns后，VDS保持电压维持约7.5V。

图4B是参考图1A所述0.18μmBCD制造方法中4RC堆迭式6VSBLKNMOS的传输线脉波(TLP)硅数据410。具有100ns脉宽及2ns上升时间的电流脉波是由市售TLP测量系统所提供。

TLP数据412绘示电流(Y轴)与电压(X轴)(I-V)效能数据的关系，其中各数据点取自跨布具有50欧姆终端的4RC堆迭式SBLKNMOS所反射的电流脉波。各电流脉波代表具有下列特征的HBM：2ns上升时间及100ns脉宽。这100ns脉波长度及高达2.5A的电流位准大于标准JEDEC2kVHBM要求(例如：HBM2kV规格一般要求1.33A附近的TLP)。曲线图410的斜率指示4RC堆迭式FET电路的接通电阻RON。

TLP曲线图420绘示具有ESD保护的RC堆迭式FET电路其正常操作状态(例如：无ESD事件)的I-V效能数据。曲线图420是在每个接续TLP电流脉波之后的装置泄漏的作图。如参考图4B所述，TLPIV及VDD＝30V下的泄漏(Ioff)是交替地被测量，举例来说，通过转切(zap)提取的TLP脉波及反射IV，接着进行并记录DCIoff测量，而且这些重复测量动作随着TLP转切电流升高而持续，直到出现装置崩溃为止。因此，参考图1A、1B、1C、1D、2A、2B、2C及3所述具有ESD保护的RC堆迭式FET电路的各项具体实施例对电子装置提供改良型ESD保护，而且并行改良其HV效能。

图5说明用以实施本文所述实施技术回应于ESD事件保护HV装置的程序500的流程图，该HV装置包括参考图1A、1B、1C、1D、2A、2B、2C、3以及图4A与4B所述具有ESD保护的RC堆迭式FET电路。程序500始于操作502，在操作502中，N个场效晶体管(FET)经串联堆迭以提供N级堆迭，其中N是大于1的整数。于操作504，第一接垫耦接至该N个FET的第一FET。于操作506，第二接垫耦接至该N个FET的第NFET。于操作508，RC控制电路经组态以回应于ESD事件而在该第一接垫与该第二接垫间提供短路，该短路经组态以将能量从该ESD事件排放至该第一接垫。于操作510，该N个FET中的寄生传导是由该ESD事件触发，该寄生传导造成该N个FET闭合，藉以造成该短路。

本文中所述任何程序或方法的顺序不意味着视为限制，而且可用任何顺序组合任意数目的所述程序块，以实施程序、方法或替代方法。举例而言，如操作510的一部分，寄生传导的触发可包括诱发该N个FET中寄生NPNBJT的基极电流。另外，可从程序删除个别程序块而不会脱离本文中所述专利标的的精神及范畴。再者，可用任何合适的硬体、软体、韧体、或以上组合来实施程序而不会脱离本发明的范畴。

“技术”一词举例来说如本文所述内容所指，可指称为一或多个装置、设备、系统、方法、以及制品。如本申请书中所使用，“或”一词意味着可兼的“或”而不是排他的“或”。亦即，除非另有指明或内容中有清楚表达，“X运用A或B”意味着自然可兼排列的任一者。亦即，若X运A；X运用B；或X运用A与B两者，则“X运用A或B”在任何前例下都获得满足。另外，冠词“一”如本申请书及权利要求中所使用，大体上应该解读成意为“一或多个”，除非另有指明或内容中有清楚表达是针对单数形。

本发明可体现成其它特性形式而不会脱离其精神或主要特性。因此，前述具体实施例在所有层面都要视为说明性，而不是限制本文中所述的发明。本发明的范畴从是由权利要求指示，而不是由前述说明指示，而且均等于权利要求的意义及范围内的所有变更全都意欲囊括于其中。