用于对电路设计进行仿真的方法和装置

摘要

本发明公开了用于对电路设计进行仿真的方法和设备。所述方法包括：识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；确定所述中间部分的逻辑特性和时序特性；和以具有所述逻辑特性和时序特性的功能性模块替换所述中间部分，生成简化的电路设计用于仿真。采用根据本发明实施例的技术方案，可以缩短仿真所需的时间。

说明书

技术领域

本发明涉及集成电路设计技术，更具体地说，涉及用于对电路设计进行 仿真(simulation)的方法和设备。

背景技术

在现代的集成电路设计流程中，需要使用EDA工具对集成电路设计进行 仿真。仿真占整个设计周期的比例通常多达70％。在进行仿真时，需要模拟 电路中各个电路元件的特性。这里的电路元件不仅包括电路中的各功能模块， 还包括功能模块之间的连线。所述特性包括逻辑特性和时序特性。所述逻辑 特性指的是电路元件的输入和输出之间的关系，所述时序特性指的是电路元 件的延时、建立时间、保持时间等与时间相关的特性。电路元件的特性通常 存储在与该电路元件相关的标注(annotation)中。

本领域技术人员可以理解，一方面，对每个电路元件的特性考虑得越全 面，所得到的验证结果就越精确，越能反应集成电路的实际情况；另一方面， 对每个电路元件的特性考虑得越全面，将导致仿真时的计算量增加。特别是， 在对门级网表进行仿真时，由于元件数目巨大，因此多考虑一项特性所导致 的计算量增加都是非常可观的。

一般来说，电路元件的逻辑特性是在仿真时需要考虑的基本特性。图2 示出了对同一电路设计进行考虑时序特性的仿真和进行不考虑时序特性的仿 真时所需要的仿真时间。可以看出，在考虑时序特性的情况下，仿真所需要 的时间是不考虑时序特性的仿真所需要的时间的50多倍。

因此，需要一种方法来缩短在考虑电路元件的时序特性时所需要的仿真 时间。

发明内容

根据本发明的一个方面，提供了一种用于对电路设计进行仿真的方法， 包括：识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S块，其 中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑 元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且 其中所述中间部分包括至少一个组合逻辑元件；确定所述中间部分的逻辑特 性和时序特性；和以具有所述逻辑特性和时序特性的功能性模块替换所述中 间部分，生成简化的电路设计用于仿真。

根据本发明的另一个方面，提供了一种用于对电路设计进行仿真的设备， 包括：识别装置，配置为识别电路设计中的至少一个时序逻辑元件到时序逻 辑元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一 个输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间 的中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；特性确定 装置，配置为确定所述中间部分的逻辑特性和时序特性；和简化装置，配置 为以具有所述逻辑特性和时序特性的功能性模块替换所述中间部分，生成简 化的电路设计用于仿真。

附图说明

通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上 述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施 方式中，相同的参考标号通常代表相同部件。

图1示出适于用来实现本发明实施方式的示例性计算机系统/服务器12 的框图。

图2示出仿真所需的时间。

图3示出根据本发明实施例的用于对电路设计进行仿真的方法的流程 图。

图4A和4B示出示例性的S2S块。

图5A和图5B示出仿真时的事件列表。

图6示出根据本发明实施例用于对电路设计进行仿真的方法的流程图。

图7A、7B和7C示例性的S2S块。

图8示出根据本发明实施例用于对电路设计进行仿真的设备的方框图。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示 了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不 应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开 更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

图1示出了适于用来实现本发明实施方式的示例性计算机系统/服务器 12的框图。图1显示的计算机系统/服务器12仅仅是一个示例，不应对本发 明实施例的功能和使用范围带来任何限制。

如图1所示，计算机系统/服务器12以通用计算设备的形式表现。计算 机系统/服务器12的组件可以包括但不限于：一个或者多个处理器或者处理 单元16，系统存储器28，连接不同系统组件(包括系统存储器28和处理单 元16)的总线18。

总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器 控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意 总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系 结构(ISA)总线，微通道体系结构(MAC)总线，增强型ISA总线、视频 电子标准协会(VESA)局域总线以及外围组件互连(PCI)总线。

计算机系统/服务器12典型地包括多种计算机系统可读介质。这些介质 可以是任何能够被计算机系统/服务器12访问的可用介质，包括易失性和非 易失性介质，可移动的和不可移动的介质。

系统存储器28可以包括易失性存储器形式的计算机系统可读介质，例如 随机存取存储器(RAM)30和/或高速缓存存储器32。计算机系统/服务器12 可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介 质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质(图 1未显示，通常称为“硬盘驱动器”)。尽管图1中未示出，可以提供用于对 可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易 失性光盘(例如CD-ROM,DVD-ROM或者其它光介质)读写的光盘驱动器。 在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相 连。存储器28可以包括至少一个程序产品，该程序产品具有一组(例如至少 一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。

具有一组(至少一个)程序模块42的程序/实用工具40，可以存储在例 如存储器28中，这样的程序模块42包括——但不限于——操作系统、一个 或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某 种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实 施例中的功能和/或方法。

计算机系统/服务器12也可以与一个或多个外部设备14(例如键盘、指 向设备、显示器24等)通信，还可与一个或者多个使得用户能与该计算机系 统/服务器12交互的设备通信，和/或与使得该计算机系统/服务器12能与一 个或多个其它计算设备进行通信的任何设备(例如网卡，调制解调器等等) 通信。这种通信可以通过输入/输出(I/O)接口22进行。并且，计算机系统/ 服务器12还可以通过网络适配器20与一个或者多个网络(例如局域网 (LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示， 网络适配器20通过总线18与计算机系统/服务器12的其它模块通信。应当 明白，尽管图中未示出，可以结合计算机系统/服务器12使用其它硬件和/或 软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘 驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。

如前所述，与不考虑电路元件时序特性的仿真相比，考虑电路元件时序 特性的仿真需要消耗多得多的时间。对于每一个电路元件，都需要针对其时 序特性进行处理，至少包括：获取关于其时序特性的信息，以及结合该信息 和输入信号计算输出信号。特别地，对于一个具有多个输入端的电路元件来 说，其每个输入端的信号变化都会被认定为一个事件，从而触发针对该电路 元件的一次仿真。这些信号往往经过不同地路径到达该电路元件，从而可能 在不同的时刻发生变化。这些发生在不同时刻的变化被认定为多个事件，导 致对该电路元件的多次仿真。在前一个事件所触发的仿真完成后，仿真器才 能知道是否需要插入新的时间节点，这样就会引发多次插入操作。

下面结合图3描述根据本发明实施例的用于对电路设计进行仿真的方 法。

步骤301，识别电路设计中的至少一个时序逻辑元件到时序逻辑元件 (S2S，Sequential-cell-To-Sequential-cell)块，其中所述S2S块包括至少一个 输入端时序逻辑元件，至少一个输出端时序逻辑元件，以及输入端时序逻辑 元件和输出端时序逻辑元件之间的中间部分。

在下面的描述中，以寄存器作为时序逻辑元件的例子。本领域技术人员， 时序逻辑元件包括寄存器、锁存器、触发器等。

本领域技术人员可以理解，数字电路中的寄存器起到稳定信号的作用。 在S2S块输入端的寄存器起到稳定输入信号的作用；在S2S块输出端的寄存 器起到稳定输出信号的作用。上游S2S块的输出端寄存器可以是下游的一个 或多个S2S块的输入端寄存器。在S2S块的输入端寄存器和输出端寄存器之 间的就是中间部分，其包括至少一个组合逻辑元件，例如与门、或门、非门、 异或门等等。这些组合逻辑元件对经由输入端寄存器输入所述S2S块的信号 进行处理后，再经由输出端寄存器输出。

图4A示出了示例性的S2S块。其中，RegA，RegB，RegC是输入端寄 存器，RegY是输出端寄存器，XOR1和XOR2以及各条连线是组合逻辑元件。

可以通过时序逻辑元件检测(sequentialcelldetection)和逻辑路径遍历 (logicpathtraversal)来识别电路中的S2S块。其中，时序逻辑元件检测用于识 别电路设计中的时序逻辑元件，例如寄存器。对于电路设计中的一个元件来 说，如果其包括诸如建立时间和保持时间的时序检查约束，则该元件被识别 为时序逻辑元件。这是为了保证在对所述电路设计进行根据本发明实施例的 处理后，对所述电路设计进行的仿真仍然能够找到时序方面的错误。本领域 技术人员可以理解，在识别出时序逻辑元件之后，电路设计中剩余的元件就 是组合逻辑元件。

在进行时序逻辑元件检测之后，可以容易地确定任意两个相邻时序逻辑 元件之间的组合逻辑元件，这样就构造出一个基本的S2S块。相邻的时序逻 辑元件指的是这两个时序逻辑元件之间不存在其他的时序逻辑元件。例如， 可以从一个时序逻辑元件的输入端开始，逆着信号流向，逐个获取所经过的 元件，直到经过另一个时序逻辑元件；也可以从一个时序逻辑元件的输出端 开始，顺着信号流向，逐个获取所经过的元件，直到经过另一个时序逻辑元 件；还可以从一个组合逻辑元件的输入端和输出端开始，分别逆着信号流向 和顺着信号流向，直到经过第一个时序逻辑元件。

例如，在如4A所示的结构中，按照上述方法可以得到由RegA、XOR1、 XOR2、RegY以及相关连线构成的基本的S2S块。上述基本的S2S块中的组 合逻辑元件可能还涉及其他的时序逻辑元件，例如XOR1还涉及RegB，XOR2 还涉及RegC。所述基本的S2S块被扩展，从而成为如图4A所示的S2S块。

步骤302，确定所述中间部分的逻辑特性和时序特性。

本领域技术人员可以理解，可以用真值表来表示所述S2S块的输入寄存 器和输出寄存器的全部可能状态，从而表示所述中间部分的逻辑特性。如图 4A所示的中间部分的真值表为：

RegA RegB RegC RegY 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1

如何确定组合逻辑电路的真值表是本领域的常用技术手段，在此不再赘 述。

下面将会结合其他附图进一步详细描述如何确定中间部分的时序特性。

步骤303，以具有所述逻辑特性和时序特性的功能性模块替换所述中间 部分，生成简化的电路设计用于仿真。

由于所述功能性模块和所述中间部分具有相同的逻辑特性和时序特性， 因此理论上讲，对所述简化的电路设计进行仿真的结果和对简化前的电路设 计进行仿真的结果是一样的。尤其是，由于所述功能性模块不包括时序逻辑 元件，因此仿真中仍然可以考虑电路的时序特性。

图4B示出了用功能性模块替换所述中间部分之后的S2S块。

在将所述中间部分替换成功能性模块后，由于减少了电路中元件的数目， 因此缩短了仿真的时间。下面结合图5A和图5B来进一步说明为什么使用功 能性模块替换所述中间部分后能够缩短仿真时间。在图5A和图5B中，仿真 从RegA的输入从1变为0开始，到RegY的输出发生响应变化为止。在所述 仿真过程中，RegB和RegC的值保持为1。

图5A示出了对如图4A所示的电路设计进行仿真时的事件列表。从图 5A可以看出，完成仿真所需要处理的事件数是8个。图5B示出了对如图4B 所示的电路设计进行仿真时的事件列表。从图5B可以看出，RegA的输出这 一事件直接引发了RegY的输入这一事件，从而完成仿真需要的事件数变为4 个。这是因为，RegA和XOR1之间的连线、XOR1、XOR1和XOR2之间的 连线、以及XOR2和RegY之间的连线，这些组合逻辑元件被具有等价逻辑 特性和时序特性的所述功能性模块所代替了。相应地，可以从所获得的中间 部分的逻辑特性直接查出RegA的输出值所对应的RegY的输入值；从所获得 的中间部分的时序特性直接查出从RegA的输出到RegY的输入所需要考虑的 时序特性。

下面结合图6、图7A-图7B说明如何确定所述中间部分的时序特性。

步骤601，确定所述S2S块所包含的信号路径，其中如果某个输入端寄 存器的逻辑值可能影响某个输出端寄存器的逻辑值，则该输入端寄存器与该 输出端寄存器之间存在信号路径。

在图4A所示的S2S块中，RegA、RegB和RegC的逻辑值分别都能够影 响RegY的逻辑值。因此，该S2S块中，存在3条信号路径，分别是路径1、 路径2和路径3，如图7A所示。

步骤602，根据所述信号路径所经过的组合逻辑元件的时序特性，确定 所述信号路径的时序特性。

信号路径位于输入端寄存器和输出端寄存器之间，其只经过了组合逻辑 元件，因此信号路径的时序特性由所经过的组合逻辑元件的时序特性确定。 本领域技术人员可以理解，给定组合逻辑元件的时序特性可以看做是常量。 相应地，信号路径的时序特性也可以看做是常量。

图7B和图7C以时序特性中的时延特性为例，示出了根据所述信号路径 所经过的组合逻辑元件的时序特性，确定所述信号路径的时序特性。在图7B 中，标注了各个组合逻辑元件的时延特性。在图7C中，标注了各个信号路径 的时延特性。本领域技术人员容易理解，信号路径1的时延是以下各个组合 逻辑元件的时延之和：RegA和XOR1之间的连线，XOR1，XOR1和XOR2 之间的连线，XOR2，以及XOR2和RegY之间的连线。信号路径2的时延是 以下各个组合逻辑元件的时延之和：RegB和XOR1之间的连线，XOR1，XOR1 和XOR2之间的连线，XOR2，以及XOR2和RegY之间的连线。信号路径3 的时延是以下各个组合逻辑元件的时延之和：RegC和XOR2之间的连线， XOR2，以及XOR2和RegY之间的连线。

步骤603，以所述信号路径的时序特性作为所述中间部分的时序特性。

如前所述，在对简化后的电路设计进行仿真时，S2S块的输入端寄存器 RegA的输出(图5B中的事件1)直接触发S2S块输出端寄存器RegY的输 入(图5B中的事件2)。但是，仍然需要考虑这两个事件之间的时序问题。 仍然以时延特性为例。从图7C可以看出，RegA和RegY之间的信号路径所 对应的时延是7纳秒(ns)。也就是说，在对简化后的电路设计进行仿真时， RegA输出这一事件后7纳秒才发生RegY输入这一事件。

作为比较，在对简化前的电路设计进行仿真时，RegA的输出(图5A中 的事件1)经过XOR1的输入(图5A中的事件2)、XOR1的输出(图5A中 的事件3)、XOR2的输入(图5A中的事件4)、XOR2的输入(图5A中的事 件5)，然后才触发RegY的输入(图5B中的事件6)。从图7B可以看出，事 件1到事件2的时延是1纳秒，事件2到事件3的时延是2纳秒，事件3到 事件4的时延是1纳秒，事件4到事件5的时延是2纳秒，事件5到事件6 的时延是2纳秒。也就是说，在对简化前的电路设计进行仿真时，RegA输出 这一事件后也是7纳秒才发生RegY输入这一事件。由此可见，在仿真中以 所述功能性模块替代所述中间部分，并且所述功能性模块的时序特性和所述 中间部分的时序特性一样，所得到的仿真结果和对原始电路设计的仿真结果 是等价的。

从上面的分析可以看出，在简化后的电路设计中，电路元件的数目减少 了。相应地，仿真时所要处理的电路元件和事件的数目都减少了，因此仿真 所需的时间被缩短了。

在上面的描述中，被所述功能性模块替代的中间部分仅仅包括组合逻辑 元件而没有包括时序逻辑元件。如前所述，这是为了保证在仿真时能够考虑 到时序逻辑元件的时序特性，尤其是建立时间、保持时间等。如果将时序逻 辑元件也包含在被功能性模块替代的中间部分中，则该时序逻辑元件的这些 时序特性可能会得不到仿真。

根据本发明实施例的设备典型地可以通过运行于图1所示的示例性计算 机系统上的计算机程序来实现。虽然图1所示的是通用的计算机系统的硬件 结构，但是由于该计算机系统运行了所述计算机程序，实现了根据本发明实 施例的方案，从而使得该计算机系统/服务器从通用计算机系统/服务器转变成 根据本发明实施例的设备。

此外，虽然根据本发明实施例的设备从整体上看是由同一通用计算机系 统来实现的，但是组成该设备的各个装置或模块在本质上是由分立的硬件实 现的。这是因为，所述通用计算机在运行所述计算机程序时，往往采用诸如 分时或分处理器核的共享方式来实现各个装置或模块。以分时实现为例，在 特定的时刻，该通用计算机系统作为专用于实现特定装置或模块的硬件；在 不同时刻，该通用计算机系统作为专用于实现不同的装置或模块的不同硬件。 因此，根据本发明实施例的设备是一系列由硬件方式实现的装置或模块的组 合，从而并非仅仅是功能模块构架。相反，根据本发明实施例的设备也可以 被理解为主要通过硬件方式实现根据本发明实施例解决方案的实体设备。

图8示出根据本发明实施例的用于对电路设计进行仿真的设备，该设备 包括：

识别装置，配置为识别电路设计中的至少一个时序逻辑元件到时序逻辑 元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个 输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的 中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；

特性确定装置，配置为确定所述中间部分的逻辑特性和时序特性；和

简化装置，配置为以具有所述逻辑特性和时序特性的功能性模块替换所 述中间部分，生成简化的电路设计用于仿真。

其中所述特性确定装置包括：

配置为获取所述S2S块的输入时序逻辑元件和输出时序逻辑元件的全部 可能状态，从而确定所述中间部分的逻辑特性的模块。

其中所述特性确定装置包括：

配置为确定所述S2S块所包含的信号路径的模块，其中如果某个输入端 时序逻辑元件的逻辑值可能影响某个输出端时序逻辑元件的逻辑值，则该输 入端时序逻辑元件与该输出端时序逻辑元件之间存在信号路径；

配置为根据所述信号路径所经过的元件的时序特性，确定所述信号路径 的时序特性的模块；和

配置为以所述信号路径的时序特性作为所述中间部分的时序特性的模 块。

其中所述中间部分仅包括组合逻辑元件。

其中所述识别装置包括：

配置为识别电路中的时序逻辑元件的模块，其中所述时序逻辑元件包括 时序检查约束；

配置为确定任意两个相邻时序逻辑元件的模块；

配置为确定所述两个相邻时序逻辑元件之间的组合逻辑元件的模块；和

配置为将所述两个相邻时序逻辑元件及其之间的组合逻辑元件确定为 S2S块的模块

本发明可以是系统、方法和/或计算机程序产品。计算机程序产品可以包 括计算机可读存储介质，其上载有用于使处理器实现本发明的各个方面的计 算机可读程序指令。

计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令 的有形设备。计算机可读存储介质例如可以是――但不限于――电存储设备、 磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意 合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括： 便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可 擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、 便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软 盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及 上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时 信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输 媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电 信号。

这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各 个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网 下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、 无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计 算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令， 并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可 读存储介质中。

用于执行本发明操作的计算机程序指令可以是汇编指令、指令集架构 (ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、 或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程 语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式 编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地 在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包 执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算 机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意 种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者， 可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在 一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子 电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列 (PLA)，该电子电路可以执行计算机可读程序指令，从而实现本发明的各个 方面。

这里参照根据本发明实施例的方法、装置(系统)和计算机程序产品的 流程图和/或框图描述了本发明的各个方面。应当理解，流程图和/或框图的每 个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令 实现。

这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可 编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计 算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框 图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读 程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据 处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介 质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规 定的功能/动作的各个方面的指令。

也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、 或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行 一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编 程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或 多个方框中规定的功能/动作。

附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和 计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或 框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、 程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指 令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中 所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它 们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是， 框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以 用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用 硬件与计算机指令的组合来实现。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性 的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和 精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显 而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际 应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员 能理解本文披露的各实施例。