用于对电路设计进行仿真的方法和装置

摘要

本发明公开了用于对电路设计进行仿真的方法和设备。所述方法包括：识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；确定所述中间部分的逻辑特性和时序特性；和以具有所述逻辑特性和时序特性的功能性模块替换所述中间部分，生成简化的电路设计用于仿真。采用根据本发明实施例的技术方案，可以缩短仿真所需的时间。