具有最小时钟偏移的单片式三维(3D)触发器以及相关的系统和方法

摘要

本文公开了具有最小时钟偏移的单片式三维(3D)触发器以及相关的系统和方法。本公开内容提供了一种3D集成电路(IC)(3DIC)，该3DIC具有散布跨越该3DIC的至少两个层级的触发器。触发器跨越层级分离开，其中晶体管以这样一种方式来划分：使得所有与时钟有关的器件都位于同一层级，因而潜在地给出较好的建立、保持以及时钟至q(clock-to-q)裕量。具体而言，3DIC的第一层级具有主锁存器、从锁存器和时钟电路。第二层级具有输入电路和输出电路。

说明书

优先申请

本申请要求享有于2013年7月16日提交的、名称为“MONOLITHIC THREEDIMENSIONAL(3D)SCAND-FLOPDESIGNWITHMINIMAL CLOCKSKEW”的美国临时专利申请序列号No.61/846,652的优先权，故 以引用方式将其全部内容并入本文中。

本申请还要求享有于2013年8月28日提交的、名称为“MONOLITHIC THREEDIMENSIONAL(3D)FLIP-FLOPSWITHMINIMALCLOCK SKEWANDRELATEDSYSTEMSANDMETOHODS”的美国专利申请序列 号No.14/012,445的优先权，故以引用方式将其全部内容并入本文中。

技术领域

概括地说，本公开内容的技术涉及单片式三维(3D)集成电路(IC) (3DIC)。

背景技术

移动通信设备在当前社会已经变得常见。现在在这些设备上所实现的 许多功能部分地驱使了这些移动设备的流行。对于这样的功能的需求增加 了处理能力要求，并且产生了对于更加强大的电池的需求。在移动通信设 备的外壳的有限空间内，电池与处理电路进行竞争。该有限的空间对电路 内的部件以及功率消耗的持续小型化造成压力。尽管在移动通信设备的集 成电路(IC)中已经特别关注小型化，但是在其它设备中的IC的小型化方 面也进行了努力。

以往，一直将IC内的元件全部置于单个二维有源层中，其中元件通过 也在IC内的一个或多个金属层而互连。在小型化方面的努力在二维空间上 已经达到了它们的极限，因此设计思路已经转移到三个维度。尽管已经有 通过IC适当地方之外的单独的一组金属层来连接两个或更多个IC的努力， 但是此解决方案适当地说并非是三维(3D)方案。同样地，两个IC芯片已 经一个堆叠在另一个之上，其中通过焊接凸块(即，所谓的“倒装芯片” 的格式)在该两个IC芯片之间建立连接。同样地，存在系统级封装(SIP) 解决方案，SIP解决方案将IC芯片堆叠在彼此之上，其中利用硅通孔(TSV) 在芯片之间建立连接。尽管可以说倒装芯片实施方案和TSV实施方案表示 3D解决方案，但是实现倒装芯片所需要的空间量依然较大。同样地，相对 于芯片的总体尺寸而言，实施TSV所需要的空间变得空间受限。

响应于在实现满足小型化目标的小IC上的困难，行业已经引入了单片 式三维IC(3DIC)。单片式3DIC的出现在电路设计上已经提供了许多有趣 的可能性，但是也造成了其自身设计问题。具体而言，3DIC的层或者层级 之间的工艺变化可能会导致具有非常大的3个标准差(3-sigma)扩展的不 可接受的时钟偏移。当将这种偏移的时钟信号应用于触发器时，该时钟偏 移可能会导致不可接受的建立时间、保持时间或者时钟至q(clock-to-q)裕 量。自动地进行芯片布局设计的软件可能会进一步加剧工艺变化所引入的 偏移。

发明内容

具体实施方式中所公开的实施例包括具有最小时钟偏移的单片式三维 (3D)触发器以及相关的系统和方法。本公开内容提供了一种3D集成电 路(IC)(3DIC)，该3DIC具有散布跨越该3DIC的至少两个层级的触发器。 触发器跨越层级分离开，其中晶体管以这样一种方式来划分：使得所有与 时钟有关的器件都位于同一层级，因而潜在地给出较好的建立、保持以及 时钟至q裕量。具体而言，3DIC的第一层级具有主锁存器、从锁存器和时 钟电路。第二层级具有输入电路和输出电路。通过将触发器中的要求最小 采样窗口的元件放置在单个层级中，这些元件中的每个元件都经历了相同 的制造工艺，因此使得相同层级中的元件之间的工艺变化最小化。尽管层 级之间的工艺变化可能依然存在，但是对于与时钟有关的器件中的每个器 件而言减小了工艺变化。通过减小或者消除在与时钟有关的元件之间的工 艺变化，对于每个元件而言时钟偏移是一致的并且能够很容易地解决。

就这点而言，在一个实施例中提供了一种3D触发器。该3D触发器包 括被设置在3DIC的第一层级中的主锁存器，该主锁存器被配置为接收输入 和时钟输入，该主锁存器被配置为提供主锁存器输出。该3D触发器还包括 被设置在3DIC的第一层级中的从锁存器，该从锁存器被配置为提供3DIC 触发器输出。该3D触发器还包括被配置为提供时钟输入的时钟电路，该时 钟电路被设置在3DIC的第一层级中。该3D触发器还包括被配置为向主锁 存器提供数据输入的数据输入电路，该数据输入电路被设置在3DIC的与第 一层级不同的第二层级中。

就这点而言，在一个实施例中提供了一种3D触发器。该3D触发器包 括用于接收输入和时钟输入的主单元，该主单元被配置为提供主锁存器输 出，该主单元被设置在3DIC的第一层级中。该3D触发器还包括用于提供 3DIC触发器输出的从单元，该从单元被设置在3DIC的第一层级中。该3D 触发器还包括用于提供时钟输入的时钟单元，该时钟单元被设置在3DIC的 第一层级中。该3D触发器还包括被配置为向主单元提供数据输入的数据输 入电路，该数据输入电路被设置在3DIC的与第一层级不同的第二层级中。

就这点而言，在另一个实施例中公开了一种设计触发器的方法。该方 法包括在3DIC的第一层级中设置主锁存器、从锁存器以及时钟电路。该方 法还包括在3DIC的与第一层级不同的第二层级中设置数据输入电路。

附图说明

图1是示例性的三维(3D)集成电路(IC)(3DIC)的透视图；

图2是示例性的传统扫描D-触发器电路的框图；

图3是突出了扫描D-触发器电路内的本公开内容的示例性概念的框 图；

图4是并入有图3的示例性D-触发器的3DIC的简化分解透视图；

图5是并入有根据本公开内容的示例性实施例的扫描D-触发器的示例 性3DIC；

图6是示出了可以用于对根据本公开内容的示例性实施例的触发器进 行设计的设计过程的流程图；以及

图7是可以包括图3至图5的扫描D-触发器的示例性的基于处理器的 系统的框图。

具体实施方式

现在参考附图，描述了本公开内容的若干示例性实施例。本文使用词 语“示例性的”来表示“用作实例、示例或者例证”。本文被描述为“示例 性的”的任何实施例不一定被解释为相对于其它实施例是优选的或者有利 的。

具体实施方式中所公开的实施例包括具有最小时钟偏移的单片式三维 (3D)触发器以及相关的系统和方法。本公开内容提供了一种3D集成电 路(IC)(3DIC)，该3DIC具有散布跨越该3DIC的至少两个层级的触发器。 触发器跨越层级分离开，其中晶体管以这样一种方式来划分：使得所有与 时钟有关的器件都位于同一层级，因而潜在地给出较好的建立、保持以及 时钟至q裕量。具体而言，3DIC的第一层级具有主锁存器、从锁存器和时 钟电路。第二层级具有输入电路和输出电路。通过将触发器中的要求最小 采样窗口的元件放置在单个层级中，这些元件中的每个元件都经历了相同 的制造工艺，因此使得相同层级中的元件之间的工艺变化最小化。尽管层 级之间的工艺变化可能依然存在，但是对于与时钟有关的器件中的每个器 件而言减小了工艺变化。通过减小或者消除在与时钟有关的元件之间的工 艺变化，对于每个元件而言时钟偏移是一致的并且能够很容易地解决。

就这点而言，图1是可以并入有根据本公开内容的触发器的示例性 3DIC10的透视图。3DIC10具有第一层级12，第一层级12具有其中设置 有元件的第一有源层14。3DIC10具有与第一层级12不同的、具有第二有 源层18的第二层级16，在第二有源层18中设置有元件。第一有源层14和 第二有源层18内的元件通过单片式层级间通孔(MIV)20来互连。有关 MIV的更多信息，感兴趣的读者请参考ProceedingsoftheIEEE/ACMAsia SouthPacificDesignAutomationConference2013的681-686页的、Shreedpad Panth等所著的“High-DensityIntegrationofFunctionalModulesUsing Monolithic3D-ICTechnology”，其以全文引用的方式并入本文中。可以通过 氢切割或者类似的技术来形成3DIC10。有关示例性的氢切割过程的更多信 息，感兴趣的读者请参考于2013年2月12日提交的美国专利申请序列号 No.13/765,080，其以全文引用的方式并入本文中。可以通过诸如石墨烯屏 蔽体之类的电磁屏蔽体(未示出)来电气隔离层级12、层级16(除了MIV 20之外)。有关3DIC中的石墨烯屏蔽体的更多信息，感兴趣的读者请参考 于2013年2月12日提交的美国专利申请序列号No.13/765,061，其公开内 容以全文引用的方式并入本文中。

参考图2，示出了示例性的传统扫描D-触发器22。为了澄清术语，D- 触发器是一种形式的触发器。同样地，扫描触发器是允许通过一些附加电 路对触发器进行测试的一种类型的触发器。由于这种测试普遍存在，所以 许多传统的触发器实际上是扫描触发器。在传统部署中，D-触发器22中的 每个元件都位于IC(未示出)的单个有源层内，其中在IC的金属层(未示 出)中实现了D-触发器22的元件之间的互连，如很好理解的。D-触发器 22包括主锁存器24和从锁存器26。D-触发器22还包括时钟电路28和数 据输入电路30。尽管主锁存器24、从锁存器26、时钟电路28和数据输入 电路30中每个都包括一个或多个晶体管或者其它元件，但是并未对其进行 显式地标出，因为这些元件都是常规的并且在行业内是公知的。大体上有 关触发器和D-触发器的更多信息，感兴趣的读者请转到于1953年9月8 日提交的美国专利申请No.2,850,566，其以全文引用的方式并入本文中。 如上所述，在传统D-触发器22中，主锁存器24、从锁存器26、时钟电路 28和数据输入电路30中的每个全部都在IC的一个平面内。

随着特定的IC中的器件的数量增大，传统的触发器将出现问题。随着 器件的数量增大，元件之间的延迟可能会导致不可接受的时钟至q偏移。 时钟偏移的来源为局部器件与器件的失配，其可能是由于随机变化或者系 统性的变化(或者两者)。随机变化可能是由于器件的沟道内的掺杂浓度上 的差异，其导致与目标值相比该器件略微更慢或者更快。类似地，由于几 何形状缩小，所以管芯内的局部环境(context)或者其中较小的部分(特 定器件位于其中)也导致了掺杂浓度上的差异(由于活化能的无规律的吸 收)以及eh沟道所经受的晶格应力上的差异，再次导致比目标值更慢或者 更快的器件。变化的另一个来源是不同器件之间的非奇异的互连延迟，因 为并非所有的互连部(或者连接器件端子的金属)都是相同的。本公开内 容的受让人所提出的一项技术是利用单片式3DIC来缩短连接导体的长度。 尽管缩短连接导体的确减小了延迟，但是单片式3DIC的层级之间的工艺变 化可能会导致非预期的偏移以及较大的3个标准差扩展。

本公开内容通过实施跨越3DIC的多个层级的触发器来解决跨越层级 的工艺变化。然而，触发器被布置为使得主锁存器和从锁存器与时钟电路 位于相同层级上。输入电路在不同的第二层级上。通过将主锁存器和从锁 存器放置在与时钟电路相同的层级上，此层级内的工艺变化一致，这减小 了偏移以及3个标准差扩展。

就这点而言，图3和图4示出了具有主锁存器34、从锁存器36和时钟 电路38的触发器32的示意图，主锁存器34、从锁存器36和时钟电路38 被设置在3DIC42(图4)的第一层级40(图4)中。数据输入电路44被 设置在3DIC42的第二层级46(图4)中。注意，触发器32可以是扫描触 发器，并且具有扫描输入端(Sin)48，但是本公开内容的概念既适用于扫 描触发器又适用于常规触发器。如果触发器32是扫描触发器，那么除了扫 描输入端48之外，输入复用器(未示出)可以用于在数据输入电路44与 扫描输入端48之间选择。该复用器位于3DIC的第二层级中。此外，输出 端50可以位于第二层级上。在示例性实施例中，第一层级40位于第二层 级46之下。应当理解的是，尽管未在图3或图4中示出，诸如MIV20之 类的MIV使第一层级40与第二层级46互相耦合，从而允许第一层级40 中的元件(例如，主锁存器34、从锁存器36和时钟电路38)与第二层级 46中的元件(例如，数据输入端44、扫描输入端48和输出端50)之间的 电连接。

在示例性实施例中，可以改变层级的材料或者特性，以进一步提高或 者优化性能。例如，第一层级可以具有晶体管，该晶体管具有比第二层级 的晶体管更低的阈值电压。或者，第一层级的晶体管可以由高K金属栅极 晶体管制成，并且第二层级的晶体管可以由多晶硅晶体管制成。

图5示出了3DIC42中的触发器32的示例性的管芯布局。具体而言， 图5以俯视图的格式示出了如电路设计软件所布图的并且通过诸如以集成 电路为重心的模拟程序(SPICE)之类的程序进行测试的不同的导电元件和 半导体元件。如图3和图4中所示的电路一样，第一层级40包括主锁存器 34、从锁存器36和时钟电路38。第二层级46包括数据输入端44、扫描输 入端48和输出端50。

利用具有本公开内容的折叠式(folded)触发器32的单片式3DIC为大 部分专用集成电路(ASIC)设计提供了改进的功率/性能/面积(PPA)的平 衡，并且消除了或者至少减少了由于3DIC的不同层级之间随机的工艺变化 而引起的失配或者非预期的偏移。这样的布置应当导致最小的时钟偏移并 且给出具有较好的建立、保持和时钟至q裕量的触发器。额外的益处在于 通过将锁存器移至不同的层级，减小了输入层级上的拥塞，从而对于布线 器来说给出了增强的引脚可访问性以及孔隙度。

尽管未在图3至图5中示出，但是应当理解的是，单片式3DIC42可 以包括其它电路，例如期望或者所需的存储器位单元、数字信号处理器、 基带处理器等。这种附加的元件可能会使电路布局复杂。因而，许多电路 是通过使用软件程序来进行设计的，该软件程序自动地放置和互连电路内 的元件。这样的软件可以允许电路设计者在运行向其余的元件分配位置的 算法之前确定可以将某些元件放置在哪里。或者，该软件可以容纳硬宏命 令，该硬宏命令允许某些子元件在电路内具有特定的相关布置而不管位置 如何。一种这样的硬宏命令可以是要求主锁存器34、从锁存器36和时钟电 路38全部都在一个层级中并且输入端44、输入端48和输出端50在第二层 级中。

就这点而言，图6示出了触发器32的电路设计的示例性过程60。过程 60开始于当电路设计者意识到电路中需要触发器时(框62)。电路设计者 直接地或者通过软件将主锁存器34、从锁存器36和时钟电路38设置在第 一层级40上(框64)。电路设计者直接地或者通过软件将数据输入端44设 置在第二层级46上(框66)。

继续参考图6，电路设计者直接地或者通过软件将输出端50设置在第 二层级46上(框68)。然后，电路设计者利用MIV20或者其它导电元件 来布置互连以耦合这些元件(框70)。然后，可以构成(populate)电路的 剩余部分。

根据本文所公开的实施例的、具有最小时钟偏移的单片式3D扫描D- 触发器设计可以被提供在任意基于处理器的设备中或者被集成到任意基于 处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信 设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计 算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算 机显示器、电视机、调谐器、无线电装置、卫星无线电装置、音乐播放器、 数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数 字视频光盘播放器(DVD)以及便携式数字视频播放器。

就这点而言，图7示出了可以采用图3至图5中所示的触发器32的、 基于处理器的系统80。在该示例中，基于处理器的系统80包括一个或多个 中央处理单元(CPU)82，每个CPU82都包括一个或多个处理器84。CPU 82可以具有耦合到处理器84的高速缓冲存储器86，以便快速访问临时储 存的数据。CPU82耦合到系统总线88，并且可以与包括在基于处理器的系 统80中的设备互相耦合。如所公知的，CPU82通过交换地址信息、控制 信息和数据信息在系统总线88上与这些其它设备通信。

其它设备可以连接到系统总线88。如图7所示，举例而言，这些设备 可以包括存储系统90、一个或多个输入设备92、一个或多个输出设备94、 一个或多个网络接口设备96以及一个或多个显示控制器98。输入设备92 可以包括任何类型的输入设备，包括(但不限于)输入键、开关、语音处 理器等。输出设备94可以包括任何类型的输出设备，包括(但不限于)音 频指示器、视频指示器、其它视觉指示器等。网络接口设备96可以是被配 置为允许交换往来于网络100的数据的任意设备。网络100可以是任何类 型的网络，包括(但不限于)有线网络或无线网络、专用网络或公共网络、 局域网(LAN)、广域网(WLAN)以及互联网。网络接口设备96可以被 配置为支持任何类型的所期望的通信协议。

还可以将CPU82配置为通过系统总线88来访问显示控制器98，以对 发送至一个或多个显示器102的信息进行控制。显示控制器98经由一个或 多个视频处理器104向显示器102发送要显示的信息，该一个或多个视频 处理器104将该要显示的信息处理成适合于显示器102的格式。显示器102 可以包括任何类型的显示器，包括(但不限于)阴极射线管(CRT)、液晶 显示器(LCD)、等离子体显示器等。

本领域技术人员还将意识到，结合本文所公开的实施例所描述的各种 说明性的逻辑框、模块、电路以及算法可以被实现为电子硬件、储存在存 储器或在另一种计算机可读介质中并且由处理器或其它处理设备执行的指 令，或者两者的组合。举例而言，本文所描述的仲裁器、主设备和从设备 可以被采用在任何电路、硬件组件、IC或者IC芯片中。本文所公开的存储 器可以是任何类型和尺寸的存储器，并且可以被配置为储存所期望的任何 类型的信息。为了清楚地示出这种可互换性，各个说明性的组件、框、模 块、电路和步骤已经围绕其功能在上文进行了总体描述。如何实现这种功 能性取决于具体应用、设计选择和/或施加在整体系统上的设计约束。本领 域技术人员可以针对各种特定应用以不同方式来实现所描述的功能，但是 这样的实现决策不应当被解释为导致脱离本公开内容的范围。

结合本文所公开的实施例所描述的各个说明性的逻辑框、模块和电路 可以使用被设计为执行本文中描述的功能的处理器、数字信号处理器 (DSP)、ASIC、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分 立的门或晶体管逻辑、分立的硬件组件、或者其任意组合来实现或执行。 处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处 理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的 组合，诸如DSP与微处理器的组合、多个微处理器、一个或多个微处理器 结合DSP核、或者任何其它这种配置。

本文所公开的实施例可以包含在硬件中和被储存在硬件中的指令中， 并且例如可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、 电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、 硬盘、可移动盘、CD-ROM、或本领域公知的任何其它形式的计算机可读 介质中。示例性的储存介质耦合到处理器，使得处理器能够从/向储存介质 读/写信息。在替代方案中，储存介质可以被整合到处理器。处理器和储存 介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处 理器和储存介质可以作为分立部件驻留在远程站、基站或服务器中。

还应当指出，对在本文的示例性实施例中的任何一个中所描述的操作 步骤进行描述，以便提供示例和讨论。所描述的操作可以以除了所示出的 顺序以外的许多不同顺序来执行。此外，在单个操作步骤中所描述的操作 实际上可以在多个不同步骤中执行。另外，在示例性实施例中所讨论的一 个或多个操作步骤可以进行组合。应当理解的是，如对于本领域技术人员 而言将是显而易见的，在流程图中所示出的操作步骤可以经受许多不同的 修改。本领域技术人员还应当理解，信息和信号可以使用各种不同技术和 技艺中的任意一项来表示。例如，贯穿以上说明书可以引用的数据、指令、 命令、信息、信号、比特、符号和码片可以由电压、电流、电磁波、磁场 或磁粒子、光场或光粒子或者它们的任意组合来表示。

提供了对本公开内容的以上描述以使得任何本领域技术人员都能够实 施或使用本公开内容。对于本领域技术人员而言，对本公开内容的各种修 改将是显而易见的，并且在不脱离本公开内容的精神或范围的情况下，可 以将本文所定义的一般性原理应用于其它变型。因此，本公开内容并非旨 在限于本文所描述的示例和设计，而是要求保护与本文所公开的原理和新 颖特征相一致的最广泛的范围。