公开/公告号CN105119601A
专利类型发明专利
公开/公告日2015-12-02
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申请/专利权人 北京兆易创新科技股份有限公司;
申请/专利号CN201510558169.3
发明设计人 吴礼鹏;
申请日2015-09-02
分类号H03M1/12;
代理机构北京润泽恒知识产权代理有限公司;
代理人赵娟
地址 100083 北京市海淀区学院路30号科大天工大厦A座12层
入库时间 2023-12-18 12:40:40
法律状态公告日
法律状态信息
法律状态
2022-09-06
专利权人的姓名或者名称、地址的变更 IPC(主分类):H03M 1/12 专利号:ZL2015105581693 变更事项:专利权人 变更前:北京兆易创新科技股份有限公司 变更后:兆易创新科技集团股份有限公司 变更事项:地址 变更前:100083 北京市海淀区学院路30号科大天工大厦A座12层 变更后:100094 北京市海淀区丰豪东路9号院8号楼1至5层101
专利权人的姓名或者名称、地址的变更
2018-08-03
授权
授权
2015-12-30
实质审查的生效 IPC(主分类):H03M1/12 申请日:20150902
实质审查的生效
2015-12-02
公开
公开
技术领域
本发明属于集成电路技术领域,具体涉及一种适于高速高精度模数 转换器的多通道选择电路。
背景技术
在集成电路中,ADC(AnalogtoDigitalConverter,模数转换器)作 为连接模拟信号到数字信号的桥梁,是片上系统(SystemonChip,SOC) 中十分重要的电路模块。在很多时候芯片内部的模数转换器需要对多个 模拟信号转换,通常有两种解决方案:第一种方案是在片内设计多个模 数转换器;第二种方案是在片内设计带有多通道选择电路的模数转换器。 对于第一个方案,可以将不同的模数转换器和不同的模拟信号相连接, 独立工作,互不干扰,然而缺点是随着芯片待转换模拟信号个数的增加, 片内模数转换器的个数也需要随着增加,相应地,芯片的面积与功耗也 将随着增加,这对于低功耗、小面积的芯片设计来说是十分不利的。
图1所示的一种带有M通道选择电路的模数转换器对应于上述第二 种方案,N-比特模数转换器的模拟输入前端为M通道选择电路,VIN<i> 为M个不同的输入模拟信号,i=1,2…M,Select<k:1>为通道选择电路的 通道选择信号。同一时刻,最多只能选择一个模拟信号作为模数转换器 的输入,这一方案的优点是大大减小了整个SOC芯片的面积和功耗。
图2所示的是M通道选择电路的现有技术方案框图,通道选择信号 Select<k:1>通过译码电路Decoder产生控制CMOS开关的互补信号 SN<M:1>和SP<M:1>,分别作为这M个CMOS开关中的NMOS开关和 PMOS开关的栅极电压信号。对于CMOS开关来说,当互补信号SN<M:1> 和SP<M:1>分别为高电平、低电平时,CMOS开关导通。同一时刻,M 个CMOS开关最多只能有一个能导通。
该技术方案的电路原理简单,实现起来方便。CMOS开关导通电阻 如式1所示,
由上式可知,不考虑衬偏效应,理论上当时, CMOS开关的导通电阻和输入模拟信号无关,这时CMOS开关由于导通 电阻恒定,线性度最好。然而实际电路中,上述的条件很苛刻,不可能 满足。NMOS开关的衬偏效应对阈值VTHN影响也会使得CMOS开关的线 性度变差。当电源电压VDD<VTHN+|VTHP|时,CMOS开关在输入模拟信号 落入区间[VDD-VTHN,|VTHP|]时截止,由此可见,CMOS开关工作在低电 压时导通性变差。
随着SOC对片内模数转换器的要求越来越高,模数转换器的工作电 压越来越低,采样率以及分辨率越来越高,现有通道选择电路技术已经 很难满足低压高速高精度模数转换器的性能需求。
因此,本领域技术人员迫切需要解决的问题之一在于,提出一种适 于高速高精度模数转换器的多通道选择电路,用以解决模数转换器的多 通道选择电路现有技术方案中线性度不足、精度差以及低电压工作等问 题。
发明内容
鉴于上述问题,本发明提出了克服上述问题的一种适合于高速高精 度模数转换器的多通道选择电路。
为了解决上述问题,本发明实施例公开了一种模数转换器的通道选 择电路,包括通道选择控制电路、自举开关多通道选择电路以及模数转 换器电路,其中,
所述通道选择控制电路的输入为通道选择控制信号Select<k:1>和模 数转换器电路内部双相不交叠时钟产生的采样相信号PHS,输出为M个 自举开关所需要的时钟控制信号CK<M:1>;
所述自举开关多通道选择电路的输入为M个自举开关的时钟控制信 号CK<M:1>和M个输入模拟信号VIN<M:1>,输出为模数转换器电路的 输入信号ADC_IN;
所述模数转换器电路的输入信号ADC_IN为自举开关多通道选择电 路的输出信号,内部的双相不交叠时钟电路产生的采样相信号PHS作为 通道选择控制电路的输入;
所述通道选择控制电路的输出CK<M:1>作为自举开关多通道选择电 路的输入时钟控制信号,自举开关多通道选择电路的输出模拟信号 ADC_IN作为模数转换器电路的输入信号,模数转换器电路中双相不交叠 时钟电路产生的采样相信号PHS作为通道选择控制电路的输入。
优选地,包括译码电路Decoder和M个与门AND电路,其中,
所述译码电路Decoder,用于将k-比特的控制信号Select<k:1>译码成 M-比特选择信号SN<M:1>,同一时刻M-比特选择信号SN<M:1>最多只 有一位为高电平,为高电平对应的通道在采样相信号PHS为高电平时将 被选通;
所述M个与门AND电路,对应输入信号为选择信号SN<M:1>和模 数转换器电路内部电路产生的采样相信号PHS,输出信号CK<M:1>作为 M个自举开关的时钟控制信号CK<M:1>。
优选地,包括M个自举开关电路和M个NMOS开关管,其中,
所述M个自举开关电路的输入分别为M个模拟信号VIN<M:1>以及 M个自举开关的时钟控制信号CK<M:1>,输出个M个开关信号SW<M:1>,
所述M个NMOS开关管的栅极为M个开关信号SW<M:1>,M个模 拟输入信号同时作为M个NMOS开关管的源级电压。VDD和VSS分别 是电源电压和地。
同一时刻最多只有一个时钟控制信号CK<i>从0跳变到1,对应第i 个通道打开,即第i个NMOS管导通。
优选地,包括第一晶体管M1,第二晶体管M2,第三晶体管M3,第 四晶体管M4,第五晶体管M5,第六晶体管M6,第七晶体管M7,第八 晶体管M8,第九晶体管M9,自举电容Cb,第一反相器INV1,其中,
所述输入时钟控制信号CK与所述第一晶体管M1的栅极、所述第二 晶体管M2的栅极以及所述第一反相器INV1的输入端连接;所述第一晶 体管M1的漏极与所述第二晶体管M2的漏极,所述第五晶体管M5的栅 极以及第六晶体管M6的漏极连接;电源电压VDD与所述第一晶体管 M1的源极及其衬底、所述第四晶体管M4的源极以及所述第七晶体管 M7的栅极连接;所述第四晶体管M4的栅极及其衬底与所述第五晶体管 M5的源极及其衬底以及所述自举电容Cb的顶板连接;所述第四晶体管 M4的栅极与所述第五晶体管M5的漏极、所述第六晶体管M6的栅极、 所述第七晶体管M7的漏极、所述第八晶体管M8的栅极以及输出开关信 号SW连接;所述第七晶体管M7的源极与所述第九晶体管M9的漏极连 接;所述第九晶体管M9的栅极与所述第一反相器INV1的输出端以及所 述第三晶体管M3的栅极连接;所述第三晶体管M3的漏极与所述第二晶 体管M2的源极、所述自举电容Cb的底板、所述第六晶体管M6的源极 以及所述第八晶体管M8的漏极连接;所述第八晶体管M8的源极与输入 模拟信号VIN连接;所述第三晶体管M3的源极和所述第九晶体管M9 的源极与地VSS连接;
当所述输入时钟控制信号CK为低电平时,所述第一晶体管M1导通, 所述第二晶体管M2以及所述第五晶体管M5截止,所述第七晶体管M7 以及所述第九晶体管M9导通,所述第三晶体管M3以及所述第四晶体管 M4导通,所述电源电压VDD对所述自举电容Cb充电至所述电源电压 VDD,所述第五晶体管M5以及所述第六晶体管M6截止,所述输出开关 信号SW为低电平;
当所述输入时钟控制信号CK为高电平时,所述第一晶体管M1以及 所述第三晶体管M3截止,所述第二晶体管M2导通,所述第五晶体管 M5栅极的电压为低电平,所述第五晶体管M5导通,所述自举电容Cb 对所述第八晶体管M8的栅极充电,使得所述第八晶体管M8导通,所述 第八晶体管M8使所述输出开关信号SW跟随所述输入模拟信号VIN,并 保持输出开关信号SW比所述输入模拟信号VIN高出所述电源电压VDD, 即SW=VIN+VDD。
优选地,包括双相不交叠时钟电路,其中,
所述双相不交叠时钟电路包括第二反相器INV2,第三反相器INV3, 第四反相器INV4,第五反相器INV5,第六反相器INV6,第一与非门 NAND1,第二与非门NAND2,第一延迟单元DL1以及第二延迟单元DL2;
所述模数转换器电路中采样信号ADC_Sample与所述第二反相器 INV2的输入端以及所述第二与非门NAND2的输入端连接;所述第二反 相器INV2的输出端与所述第一与非门NAND1的输入端连接;所述第一 与非门NAND1的输出端与所述第一延迟单元DL1的输入端连接;所述 第一延迟单元的输出端DL1与所述第三反相器INV3的输入端连接;所 述第三反相器INV3的输出端与所述第四反相器INV4的输入端连接;所 述第四反相器INV4的输出端与所述第二与非门NAND2的输入端连接; 所述第二与非门NAND2的输出端与所述第二延迟单元DL2的输入端连 接;所述第二延迟单元DL2的输出端与所述第五反相器INV5的输入端 连接;所述第五反相器INV5的输出端与所述第六反相器INV6的输入端 连接;所述第六反相器INV6的输出端与所述第一与非门NAND1的输入 端连接;
在所述双相不交叠时钟电路输入采样信号ADC_Sample时,生成一 对双相不交叠时钟电路产生的采样相信号PHS和转换相信号PHC;
其中,所述双相不交叠时钟电路的采样相信号PHS和转换相信号 PHC不交叠的时间长短取决于所述延迟单元DL1和DL2的延迟时间长短, 延迟单元DL1和DL2均为相同偶数个反相器依次串联组成;
所述双相不交叠时钟电路产生的采样相信号PHS作为通道选择控制 电路中M个与门电路的输入信号,只有在双相不交叠时钟电路产生的采 样相信号PHS为高电平时,通道才能被打开。
优选地,所述模数转换器电路的类型是逐次逼近型、流水线型以及 sigma-delta型。
在本发明实施例中通过自举开关电路,将通道选择电路中NMOS开 关管的栅源电压固定为一个电源电压的值,也就是说,本发明实施例中 每个通道的导通电阻随着输入模拟信号变化十分小,基本上为恒定的值, 从而弥补现有技术方案中多通道选择电路线性度差的缺陷。相比于现有 技术方案而言,本发明实施例更加适合于低电压、高速、高精度模数转 换器,其中模数转换器类型可为逐次逼近型、流水线型、sigma-delta型等 主流模数转换器。
附图说明
图1是带有M通道选择电路的模数转换器框图;
图2是现有M通道选择电路的模数转换器技术方案框图;
图3是本发明的一种带有M通道选择电路的模数转换器技术方案框 图;
图4是本发明技术方案中一种自举开关电路的示意图;
图5是本发明技术方案中模数转换器在通道打开时输出信号的频谱 图;
图6是现有技术方案中模数转换器在通道打开时输出信号的频谱图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,以下将结合本发明 实施例中的附图,通过具体实施方式,完整地描述本发明的技术方案。 显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例, 基于本发明的实施例,本领域普通技术人员在没有做出创造性劳动的前 提下获得的所有其他实施例,均落入本发明的保护范围之内。
图3是本发明的一种带多通道选择电路的模数转换器方案框图,具 体包括:通道选择控制电路301、自举开关多通道选择电路302以及模数 转换器电路303。
通道选择控制电路301的输出和自举开关多通道选择电路302的输 入时钟控制信号相连接,自举开关多通道选择电路302的输出模拟信号 作为模数转换器电路303的输入信号,模数转换器电路303中双相不交 叠时钟电路304产生的采样相信号作为通道选择控制电路301的输入。
图3中通道选择控制电路301的输入为通道选择控制信号Select<k:1> 和模数转换器电路内部双相不交叠时钟产生的采样相信号PHS,输出为 M个自举开关所需要的时钟控制信号CK<M:1>。通道选择控制电路301 包括译码电路Decoder和M个与门AND。通道选择控制信号Select<k:1> 经过译码电路Decoder生成M位选择信号SN<M:1>,其中高电平对应通 道选通,低电平对应通道关闭,SN<M:1>和PHS作为M个与门的输入, 生成相应输出信号CK<M:1>,作为M个自举开关的控制时钟;
图3中自举开关多通道选择电路302,输入为M个自举开关的时钟 控制信号CK<M:1>和M个输入模拟信号VIN<M:1>,输出为模数转换器 电路的输入信号ADC_IN,包括M个自举开关电路和M个NMOS开关 管。M个自举开关电路的输入分别为M个模拟信号VIN<M:1>以及M个 自举开关控制时钟控制信号CK<M:1>,输出个M个开关信号SW<M:1>, 也可称为开关信号,作为M个NMOS开关管的栅极电压,M个模拟输入 信号同时作为M个NMOS开关管的源级电压。VDD和VSS分别是电源 和地。
在本发明实施例的自举开关电路具有如下的特征:
当输入时钟控制信号CK为低电平时,自举开关电路内部的自举电容 Cb充电至电源电压VDD,输出控制信号SW为低电平VSS;
当输入时钟控制信号CK为高电平时,输出控制信号SW跟随输入模 拟信号VIN变化,始终比输入模拟信号高出一个电源电压VDD,即输出 控制信号SW的电压大小为输入模拟信号VIN+电源电压VDD。
为了使本领域技术人员更加详细地理解自举开关的工作原理,本发 明实施例给出一种自举开关电路,具体可以参照图4,自举开关电路可以 包括第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4, 第五晶体管M5,第六晶体管M6,第七晶体管M7,第八晶体管M8,第 九晶体管M9,自举电容Cb,第一反相器INV1,其中,
所述输入时钟控制信号CK与所述第一晶体管M1的栅极、所述第二 晶体管M2的栅极以及所述第一反相器INV1的输入端连接;所述第一晶 体管M1的漏极与所述第二晶体管M2的漏极,所述第五晶体管M5的栅 极以及第六晶体管M6的漏极连接;电源电压VDD与所述第一晶体管 M1的源极及其衬底、所述第四晶体管M4的源极以及所述第七晶体管 M7的栅极连接;所述第四晶体管M4的栅极及其衬底与所述第五晶体管 M5的源极及其衬底以及所述自举电容Cb的顶板连接;所述第四晶体管 M4的栅极与所述第五晶体管M5的漏极、所述第六晶体管M6的栅极、 所述第七晶体管M7的漏极、所述第八晶体管M8的栅极以及输出控制信 号SW连接;所述第七晶体管M7的源极与所述第九晶体管M9的漏极连 接;所述第九晶体管M9的栅极与所述第一反相器INV1的输出端以及所 述第三晶体管M3的栅极连接;所述第三晶体管M3的漏极与所述第二晶 体管M2的源极、所述自举电容Cb的底板、所述第六晶体管M6的源极 以及所述第八晶体管M8的漏极连接;所述第八晶体管M8的源极与输入 模拟信号VIN连接;所述第三晶体管M3的源极和所述第九晶体管M9 的源极与地VSS连接;
当所述输入时钟控制信号CK为低电平时,所述第一晶体管M1导通, 所述第二晶体管M2以及所述第五晶体管M5截止,所述第七晶体管M7 以及所述第九晶体管M9导通,所述第三晶体管M3以及所述第四晶体管 M4导通,所述电源电压VDD对所述自举电容Cb充电至所述电源电压 VDD,所述第五晶体管M5以及所述第六晶体管M6截止,所述输出控制 信号SW为低电平;
当所述输入时钟控制信号CK为高电平时,所述第一晶体管M1以及 所述第三晶体管M3截止,所述第二晶体管M2导通,所述第五晶体管 M5栅极的电压为低电平,所述第五晶体管M5导通,所述自举电容Cb 对所述第八晶体管M8的栅极充电,使得所述第八晶体管M8导通,所述 第八晶体管M8使所述输出控制信号SW跟随所述输入模拟信号VIN,并 保持输出开关信号SW比所述输入模拟信号VIN高出所述电源电压VDD, 即SW=VIN+VDD。
在本示例中,该自举开关电路中一共包含9个MOS管、1个反相器 INV1、一个自举电容Cb,CK为输入时钟控制信号,VIN为通道选择电 路中的输入模拟信号,SW为自举开关的输出控制信号,VDD和VSS分 别为高电平的电源电压和低电平的地。
当时钟控制信号CK为低电平时,M1导通,M2以及M5截止,M7 以及M9导通,输出开关信号SW被拉低为低电平,M3以及M4导通, 电源VDD对自举电容Cb充电至VDD,M5以及M6截止;
当时钟控制信号CK为高电平时,M1以及M3截止,M2导通,将 M5的栅极电压拉低,M5导通,Cb开始对M8的栅极充电,使得M8导 通,M8使自举开关的输出控制信号SW跟随输入模拟信号VIN,并保持 输出开关信号SW比输入模拟信号VIN高出电源电压VDD,即输出控制 信号SW=输入模拟信号VIN+电源电压VDD。
需要强调的是,其他类型的自举开关电路均适合本发明的方案,上 述的自举开关电路仅仅作为示例,本发明并不局限于一种自举开关电路。
在自举开关多通道选择电路302中,M个自举开关电路的输出控制 信号SW<M:1>作为M个NMOS开关管的栅极电压,控制着M个通道的 输入模拟信号VIN<M:1>是否被选择,M个NMOS开关管的漏极接在一 起作为模数转换器电路303的输入信号。
当所述选择信号SN<M:1>均为低电平时,所述自举开关电路的输入 时钟控制信号CK<M:1>和所述输出控制信号SW<M:1>均为低电平,则所 述模数转换器电路不选择任何通道的输入模拟信号VIN<M:1>;
当所述选择信号SN<M:1>存在一位高电平时,则其他M-1位均为低 电平时,所述模数转换器电路选择所述为高电平的选择信号对应通道的 模拟信号。
在具体实现中,当选择信号SN<M:1>为全0(即低电平)时,M个 自举开关电路的输入时钟控制信号CK<M:1>和输出控制信号SW<M:1> 均为低电平,模数转换器电路303在采样相信号PHS下不会选择任何通 道的输入模拟信号VIN<M:1>;当第i个选择信号SN<i>和输出采样信号 PHS均为1(高电平)时,除了第i个选择信号之外,其他的选择信号 SN<M:i+1>和SN<i-1:1>均为0,且对应的输入时钟控制信号CK<i>为高 电平,第i个输出控制信号SW<i>大小为第i个输入模拟信号VIN<i>+电 源电压VDD,第i通道在模数转换器电路303的采样相信号PHS下导通。
模数转换器电路303,用于转换自举开关多通道选择电路所选择的模 拟信号,内部的双相不交叠时钟电路产生的采样相信号PHS作为通道选 择控制电路的输入。
在本发明的一种优选实施例中,所述模数转换器电路303包括双相 不交叠时钟电路304;在所述双相不交叠时钟电路304中包括第二反相器 INV2,第三反相器INV3,第四反相器INV4,第五反相器INV5,第六反 相器INV6,第一与非门NAND1,第二与非门NAND2,第一延迟单元 DL1以及第二延迟单元DL2;
所述模数转换器电路中采样信号ADC_Sample与所述第二反相器 INV2的输入端以及所述第二与非门NAND2的输入端连接;所述第二反 相器INV2的输出端与所述第一与非门NAND1的输入端连接;所述第一 与非门NAND1的输出端与所述第一延迟单元DL1的输入端连接;所述 第一延迟单元的输出端DL1与所述第三反相器INV3的输入端连接;所 述第三反相器INV3的输出端与所述第四反相器INV4的输入端连接;所 述第四反相器INV4的输出端与所述第二与非门NAND2的输入端连接; 所述第二与非门NAND2的输出端与所述第二延迟单元DL2的输入端连 接;所述第二延迟单元DL2的输出端与所述第五反相器INV5的输入端 连接;所述第五反相器INV5的输出端与所述第六反相器INV6的输入端 连接;所述第六反相器INV6的输出端与所述第一与非门NAND1的输入 端连接;
当在双相不交叠时钟电路304输入采样信号ADC_Sample时,生成 一对双相不交叠的采样相信号PHS和转换相信号PHC;
其中,所述双相不交叠的采样相信号PHS和转换相信号PHC不交叠 的时间长短取决于所述延迟单元DL1和DL2的延迟时间长短,延迟单元 DL1和DL2均为相同偶数个反相器依次串联组成。
图3中模数转换器电路303包含双相不交叠时钟电路304,双相不交 叠时钟电路304输出采样相信号PHS作为通道选择控制电路301中M个 与门的输入信号,只有在采样相信号PHS为高电平时,通道才有可能被 打开,导通电阻近似如式2。
从式2可以看出通道的导通电阻与输入信号无关,为一固定值。
在本发明的一种优选实施例中,所述模数转换器电路的类型包括逐 次逼近型、流水线型以及sigma-delta型。当然,该模数转换器电路的类 型也可以是其他的类型,本发明实施例对此不加以限制。
为了进一步说明本发明实施例的优势,同等条件下,仿真模数转换 器在通道打开时整体电路线性度,对输出信号做快速傅里叶变换,本发 明技术方案以及现有技术方案对应频谱分别如图5和图6所示。将两个 频谱图对比可知,相比于现有技术方案而言,本发明实施例的无杂散动 态范围提高10dB左右,谐波明显小很多,线性度大幅度提高。
本说明书中的各个实施例均采用递进的方式描述,每个实施例重点 说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分 互相参见即可。
需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅 用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求 或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且, 术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而 使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要 素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、 方法、物品或者终端设备所固有的要素。在没有更多限制的情况下,由 语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、 物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种适合于高速高精度模数转换器的多通道 选择电路,进行了详细介绍,本文中应用了具体个例对本发明的原理及 实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方 法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思 想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明 书内容不应理解为对本发明的限制。
机译: 多通道采样保持电路和使用该电路的模数转换器
机译: 电气多通道选择设备或与之相关的改进,尤其是用于模数转换器的
机译: 一种制备除草组合物的方法,该组合物含有至少一种活性成分,该活性成分为N-(取代或未取代的苄基)-2-(3-取代的苯氧基)烟酰胺的衍生物,以及至少一种活性成分为N-的衍生物。 3,7-二氯-8-酰基-油酸甘油酯,适合于水稻和谷物文化中的选择性除草