使用穿玻璃通孔技术的共用器设计

摘要

一种共用器(200，240)包括具有一组穿基板通孔的基板(242)。该共用器还包括在该基板的第一表面上的第一组迹线(206，226，228)。这些第一迹线被耦合到这些穿基板通孔(224)。该共用器进一步包括在该基板的与该第一表面对向的第二表面上的第二组迹线(228)。这些第二迹线被耦合至该组穿基板通孔的对向端。这些穿基板通孔和这些迹线还作为3D电感器来工作。该共用器还包括由该基板支持的电容器(210，212，214，230)。

说明书

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2013年1月11日提交的题为“DIPLEXER  DESIGN USING THROUGH GLASS VIA TECHNOLOGY(使用穿玻璃通孔技术的 共用器设计)”的美国临时专利申请No.61/751,539的权益，该临时专利申请的公 开通过援引被明确地整体纳入于此。

技术领域

本公开一般涉及集成电路(IC)。更具体地，本公开涉及使用穿玻璃通孔或 穿基板通孔技术的共用器设计。

背景

对于无线通信而言，共用器能够帮助处理载波聚集系统中所携载的信号。在 载波聚集系统中，信号既采用高频带频率也采用低频带频率来传达。在芯片组中， 共用器一般被插入在天线与调谐器(或RF开关)之间以确保高性能。通常，共用 器设计包括电感器和电容器。共用器能够通过使用具有高品质因素(或称Q)的电 感器和电容器来获得高性能。高性能共用器还可通过减少各组件间的电磁耦合来获 得，这可通过对各组件的几何和方向的布置来达成。可通过测量特定频率下的插入 损耗和抑制(例如，以分贝(dB)来表达的量)来量化共用器性能。

共用器制造工艺可与标准半导体工艺(诸如用于制造压控电容器(变抗器)、 开关阵列电容器、或其他类似电容器的工艺)兼容。在单个基板上制造共用器设计 的各组件会是有益的。单个基板上的制造还可以使得能够实现通过各种各样的不同 参数来调谐的可调谐共用器。

以高效率和成本效能的方式制造高性能共用器是成问题的。提高共用器中的 电感器和电容器的Q也是问题。降低共用器中的各个组件之间的电磁耦合而同时 又减少该共用器的大小并且最经济地使用资源将是有益的。

概述

在本公开的一个方面，一种共用器包括具有一组穿基板通孔的基板。该共用 器还包括在所述基板的第一表面上的第一组迹线。这些第一迹线被耦合到所述穿基 板通孔。该共用器还包括在所述基板的与第一表面对向的第二表面上的第二组迹 线。这些第二迹线被耦合到所述穿基板通孔的对向端。这些穿基板通孔和这些迹线 作为3D电感器工作。该共用器还包括由所述基板支持的电容器。

本公开的另一方面涉及共用器，该共用器包括第一端口、第二端口以及第三 端口。该共用器还包括位于第一端口、第二端口以及第三端口中的两者之间的低通 滤波器。该共用器还包括位于第一端口、第二端口以及第三端口中的另两者之间的 第二通过滤波器。第二通过滤波器是带通滤波器或高通滤波器。

根据本公开的另一个方面，描述了一种用于制作共用器的方法。该方法包括 在基板中形成一组穿基板通孔。在所述基板的第一表面上沉积第一组迹线。在所述 基板的第二表面上沉积第二组迹线。这些第一迹线被耦合到所述穿基板通孔的第一 侧。这些第二迹线被耦合到该组穿基板通孔的第二侧以形成蛇形3D电感器。在该 基板上形成电容器。

本公开的另一方面涉及一种共用器，该共用器包括具有一组穿基板通孔的基 板。该共用器还包括在所述基板的第一表面上的第一组迹线。该共用器进一步包括 用于耦合该基板的第一表面上的这些穿基板通孔的第一装置。该共用器还包括用于 耦合这些穿基板通孔在该基板的与第一表面对向的第二表面上的对向端的第二装 置。这些第一迹线和用于耦合的第一装置以及用于耦合的第二装置也作为3D电感 器来工作。该共用器还包括由所述基板支持的用于存储电荷的装置。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更 好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本 公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。 本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本 公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进 一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理 解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的 定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1是根据本公开的一方面的采用共用器的芯片组的示意图。

图2A是根据本公开的一方面的共用器设计的示意图。

图2B是根据本公开的一方面的共用器设计的布局的顶视图。

图2C是根据本公开的一方面的共用器设计的布局的3D视图。

图3是解说根据本公开的一方面的共用器设计的性能的图表。

图4A是根据本公开的一方面的共用器设计的示意图。

图4B是根据本公开的一方面的共用器设计的布局的顶视图。

图4C是根据本公开的一方面的共用器设计的布局的3D视图。

图4D是根据本公开的一方面的共用器设计的布局的顶视图。

图4E是根据本公开的一方面的共用器设计的布局的3D视图。

图5是解说根据本公开的一方面的共用器设计的性能的图表。

图6是解说根据本公开的一方面的作出共用器设计的方法的工艺流程图。

图7是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。

图8是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的 设计工作站的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践 本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念 的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可 实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没 此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或” 的使用旨在代表“排他性或”。

图1是根据本公开的一方面的采用共用器114的芯片组100的示意图。芯片 组100包括功率放大器102、双工器/滤波器104、射频(RF)开关模块106、无源 组合器108、接收机110、调谐器电路系统112(例如，第一调谐器电路系统112A 以及第二调谐器电路系统112B)、共用器114、电容器116、电感器118、接地端 子115以及天线120。功率放大器102将(诸)信号放大到特定功率水平以供发射。 双工器/滤波器104根据各种不同参数(包括频率、插入损耗、抑制或其它类似参 数)对输入/输出信号进行过滤。RF开关模块106可选择输入信号的特定部分以传 递给芯片组100的其余部分。无源组合器108将检测到的来自第一调谐器电路系统 112A和第二调谐器电路系统112B的功率组合起来。接收机110处理来自无源组 合器108的信息并将该信息用于进一步操作芯片组100。调谐器电路系统112(例 如，第一调谐器电路系统112A和第二调谐器电路系统112B)包括各组件，诸如 调谐器、便携式数据输入终端(PDET)、以及内务模数转换器(HKADC)。调 谐器电路系统112可针对天线120执行阻抗调谐(例如，电压驻波比(VSWR)优 化)。

如图1中所示，共用器114位于调谐器电路系统112的调谐器组件与电容器 116、电感器118及天线120之间。共用器114可被放置在天线120与调谐器电路 系统112之间以为芯片组100提供高系统性能。共用器114还对高频带频率和低频 带频率两者执行频域复用。在共用器114对输入信号执行其频率复用功能之后，共 用器114的输出被馈送给任选的LC(电感器/电容器)网络，该LC网络包括电容 器116和电感器118。该LC网络可提供针对天线120的额外的阻抗匹配组件(在 需要的情况下)。随后，具有特定频率的信号由天线120发射或接收。

图2A是根据本公开的一方面的共用器设计200的示意图。共用器设计200包 括第一输入端口204、第二输入端口222、高通滤波器匹配块202、低通滤波器匹 配块220、接地端子216、以及天线端口218。高通滤波器匹配块202包括第一电 容器210(C₁₁)、第二电容器212(C₁₂)、第一电感器206(L₁₁)、以及第三电 容器214(C₁₃)。低通滤波器匹配块220包括第二电感器224(L₂₁)、第四电容 器230(C₂₁)、第三电感器226(L₂₂)、以及第四电感器228(L₂₃)。在这一配 置中，共用器设计200的拓扑结构使用高通滤波器匹配块202来对来自第二输入端 口222的频率进行陷波，并且使用低通滤波器匹配块220来对来自第一输入端口 204的频率进行陷波。在一个实现中，高通滤波器匹配块202可作为低通滤波器或 带通滤波器来工作。在另一实现中，低通滤波器匹配块220可作为高通滤波器或带 通滤波器来工作。在又一实现中，高通滤波器匹配块202和低通滤波器匹配块220 是不同类型的滤波器。高通滤波器匹配块202和低通滤波器匹配块220也可以是相 同类型的滤波器。

图2B是根据本公开的一方面的共用器设计240的布局的顶视图。共用器设计 240的布局对应于来自图2A的共用器设计200的示意图。而且，各组件在半导体 基板242内(或上)实现。如本文所述的，术语“半导体基板”可指代已切割晶片的 基板或可指代尚未切割的晶片的基板。在一个配置中，半导体基板包括玻璃、空气、 石英、蓝宝石、高电阻率硅、或其它类似半导体材料。

如可从图2B中所见，第一输入焊盘204、第二输入焊盘222、接地端子焊盘 216、以及天线焊盘218可被实现为例如晶片级芯片规模封装(WLCSP)焊球。电 容器(例如，第一电容器210(C₁₁)、第二电容器212(C₁₂)、第三电容器214 (C₁₃)、以及第四电容器230(C₂₁))可被实现为分层结构的导电层(例如，分 层的金属-绝缘体-金属结构)，但不限于如图2B中示出的结构。此外，共用器设 计240中的各个电感器和电容器组件的几何和布置减少了各组件之间的电磁耦合。

在所描绘的配置中，电感器(例如，第一电感器206(L₁₁)、第二电感器224 (L₂₁)、第三电感器226(L₂₂)、以及第四电感器228(L₂₃))被实现为一系列 迹线以及穿基板通孔，这些迹线和穿基板通孔在图2C的3D视图中被进一步解说。 以下将参考图2C提供对这些电感器的更详细解释。再一次，图2B中示出的电感 器(例如，第一电感器206(L₁₁)、第二电感器224(L₂₁)、第三电感器226(L₂₂)、 以及第四电感器228(L₂₃))的结构不被限定于所示出的结构，并且可采用任何结 构。共用器设计240的布局是图2A中示出的共用器设计200的一个实现。而且， 如图2B中所示，高通滤波器匹配块202和低通滤波器匹配块220被示在由虚线边 界所框定的区域中。

图2C是根据本公开的一方面的共用器设计240的布局的3D视图。图2C是 图2B中的同一共用器设计240的3D视图，并且因此具有与图2B中示出的相同 的组件。在图2C中，电感器(例如，第一电感器206(L₁₁)、第二电感器224(L₂₁)、 第三电感器226(L₂₂)、以及第四电感器228(L₂₃))被示出为穿基板通孔电感器 (例如，穿玻璃通孔电感器，如果半导体基板242是玻璃的话)。代表性地，电感 器(例如，第一电感器206(L₁₁)、第二电感器224(L₂₁)、第三电感器226(L₂₂)、 以及第四电感器228(L₂₃))是从半导体基板242的上表面上的第一组迹线、以及 半导体基板242的与第一表面对向的第二表面上的第二组迹线来布局的。在这一配 置中，各组迹线位于半导体基板242的对向的第一和第二表面上，并且以蛇形方式 由穿基板通孔耦合在一起。在图2C中，半导体基板242是透明的，以易于观察第 一电感器206(L₁₁)、第二电感器224(L₂₁)、第三电感器226(L₂₂)、以及第四 电感器228(L₂₃)的这两组迹线以及穿基板通孔。

如图2C所示，电容器(例如，第一电容器210(C₁₁)、第二电容器212(C₁₂)、 第三电容器214(C₁₃)、以及第四电容器230(C₂₁))被沉积在半导体基板242 的第一表面上。而且，第一输入焊盘204、第二输入焊盘222、接地端子焊盘216、 以及天线焊盘218可被沉积在半导体基板242的第一表面上。第一输入焊盘204、 第二输入焊盘222、接地端子焊盘216、以及天线焊盘218还可藉由圆柱形通孔(或 其它连接)来触及以便电耦合到其它电压/电流源。高通滤波器匹配块202和低通 滤波器匹配块220被示出为位于虚线边界内。在一个实现中，共用器设计240的尺 寸小于常规共用器尺寸，这例如至少是由于使用了节省空间的穿基板通孔/穿玻璃 通孔电感器以及金属-绝缘体-金属电容器。

图3是解说根据本公开的一方面的共用器设计的性能的图表300。图表300 的x轴以千兆赫兹(GHz)为单位来反映频率，并且图表300的y轴反映分贝(dB) 额定。高通滤波器曲线302是高通滤波器匹配块(例如，高通滤波器匹配块202) 的频率响应(以dB为单位的传递)。低通滤波器曲线304是低通滤波器匹配块(例 如，低通滤波器匹配块220)的频率响应(以dB为单位的传递)。在图2A-2C 的共用器配置中，天线焊盘(例如，天线焊盘218)是高通滤波器匹配块202和低 通滤波器匹配块220两者的输出，而输入焊盘(例如，第一输入焊盘204、第二输 入焊盘222)是分开的。

再次参照图3，如根据高通滤波器曲线302上的点m15所见，在较低的频率 710.0MHz处，抑制是47dB(例如，该高通滤波器匹配块抑制较低频率处的信号)。 如根据低通滤波器曲线302上的点m17所见，抑制在2.13GHz处是50dB。相比 之下，常规的多层陶瓷芯片(MLCC)共用器可被局限于小于40dB的抑制，尤其 是对于2GHz以上的高频率而言。对于低通滤波器和高通滤波器分支两者，插入 损耗可以在0.3dB范围中，这在常规MLCC共用器中是无法得到的，尤其是对于 2GHz以上的频率而言。

因此，穿基板通孔/穿玻璃通孔共用器(例如，图2A–2C的共用器配置)交 付出与从常规MLCC共用器可得到的抑制相比改善了的抑制、以及降低的插入损 耗和较小的尺寸。例如，高通滤波器曲线302示出在诸如1.7GHz的频率处的小于 0.4dB的插入损耗、以及在710MHz处的47dB的抑制。而且，低通滤波器曲线 304示出在1.04GHz处的小于0.4dB的插入损耗、以及在2.13GHz处的50dB的 抑制。

图4A是根据本公开的另一方面的共用器设计400的示意图。共用器设计400 包括低通滤波器匹配块402、带通滤波器匹配块420、以及天线端口418和接地端 子416。低通滤波器匹配块402包括低通输入端口404、第一电感器406(L₁₁)、 以及第二电感器408(L₁₂)。低通滤波器匹配块402还包括第一电容器410(C₁₁)、 第二电容器412(C₁₂)、第三电容器414(C₁₃)、以及接地端子416。带通滤波匹 配块420包括带通输入端口422、第三电感器424(L₂₁)、以及第四电感器426(L₂₂)。 带通滤波器匹配块420还包括第四电容器430(C₂₁)、第五电容器432(C₂₂)、 第六电容器434(C₂₃)、第七电容器436(C₂₄)、第八电容器438(C₂₅)、以及 接地端子416。低通滤波器匹配块402可以是高通滤波器或带通滤波器。带通滤波 器匹配块420可以是高通滤波器或低通滤波器。带通滤波器匹配块420和低通滤波 器匹配块402可以是不同类型的滤波器。带通滤波器匹配块420和低通滤波器匹配 块402也可以是相同类型的滤波器。

在一个实现中，低通输入端口404输入低频信号。带通输入端口422可输入 特定频带频率的信号。共用器设计400的拓扑结构可使用低通滤波器匹配块402 来对来自带通输入端口422的频率进行陷波。共用器设计400还可使用带通滤波器 匹配块420来对来自低通输入端口404的频率进行陷波。

图4B是根据本公开的一方面的共用器设计440的布局的顶视图。共用器设计 440的布局对应于来自图4A的共用器设计400的示意图。而且，各组件在半导体 基板442内(或上)实现。如在图4B中所见，低通输入焊盘404、带通输入焊盘 422、接地端子焊盘416、以及天线焊盘418被实现为WLCSP焊球，尽管可替换 地使用任何合适的实现。

电容器(例如，第一电容器410(C₁₁)、第二电容器412(C₁₂)、第三电容 器414(C₁₃)、第四电容器430(C₂₁)、第五电容器432(C₂₂)、第六电容器434 (C₂₃)、第七电容器436(C₂₄)、以及第八电容器438(C₂₅))可被实现为分层 结构(例如，分层的金属-绝缘体-金属电容器结构)，但不限于图4B中示出的结 构。在一个实现中，电容器仅被部署在该基板的一侧，以便节省空间和材料。此外， 共用器设计440中的各个电感器和电容器组件的几何和布置减少了各组件之间的 电磁耦合。

在这一配置中，电感器(例如，第一电感器406(L₁₁)、第二电感器408(L₁₂)、 第三电感器424(L₂₁)、以及第四电感器426(L₂₂))可被实现为一系列迹线以及 穿基板通孔，这些迹线和穿基板通孔在图4C的3D视图中被进一步解说。图4C 中提供了这些电感器的更详细阐述。再一次，图4B中示出的电感器的结构不被限 定于所示出的结构，并且可采用任何结构。共用器设计440的布局是图4A中示出 的共用器设计400的一个实现。而且，如图4B中所示，低通滤波器匹配块402和 带通滤波器匹配块420被示在由虚线边界所框定的区域中。

图4C是根据本公开的一方面的共用器设计440的布局的3D视图。图4C是 图4B中的同一共用器设计440的3D视图，并且因此具有与图4B中示出的相同 的组件。在图4C中，电感器(例如，第一电感器406(L₁₁)、第二电感器408(L₁₂)、 第三电感器424(L₂₁)、以及第四电感器426(L₂₂))被示出为穿基板通孔电感器 (例如，穿玻璃通孔电感器，如果半导体基板442是玻璃的话)。代表性地，电感 器(例如，第一电感器406(L₁₁)、第二电感器408(L₁₂)、第三电感器(L₂₁) 424、以及第四电感器426(L₂₂))可具有在半导体基板442的第一表面上的第一 组迹线、以及在半导体基板442的第二表面上的第二组迹线。在这一配置中，各组 迹线位于半导体基板442的对向的第一和第二表面上，并且以蛇形方式由穿基板通 孔耦合在一起。在图4C中，半导体基板442是透明的，以易于观察这些电感器的 这两组迹线以及穿基板通孔。

如图4C中所示，电容器(例如，第一电容器410(C₁₁)、第二电容器412(C₁₂)、 第三电容器414(C₁₃)、第四电容器430(C₂₁)、第五电容器432(C₂₂)、第六 电容器434(C₂₃)、第七电容器436(C₂₄)、以及第八电容器438(C₂₅))可被 沉积在半导体基板442的第一表面上。而且，低通输入焊盘404、带通输入焊盘422、 天线焊盘418、以及接地端子焊盘416可被沉积在半导体基板442的第一表面上。 低通输入焊盘404、带通输入焊盘422、天线焊盘418、以及接地端子焊盘416还 可藉由圆柱形通孔(或其它连接)来触及以便电耦合到其它电压/电流源。低通滤 波器匹配块402和带通滤波器匹配块420被示出为位于虚线边界内。在一个实现中， 共用器设计440的尺寸小于常规共用器尺寸，这例如至少是由于使用了穿基板通孔 /穿玻璃通孔电感器来节省空间。

共用器设计440可以是针对不同应用(例如，小蜂窝小区或者毫微微蜂窝小 区)的共用器设计。这一共用器设计(例如，针对小蜂窝小区应用)与图2A中的 共用器设计的不同之处在于它具有低通滤波器匹配分支以及带通滤波器匹配分支， 而图2A中的设计具有低通滤波器分支以及高通滤波器分支。在这一实现中，根本 的区别还在于更多的组件被添加以将低通滤波器和带通滤波器组合成单个共用器 电路。

图4D是根据本公开的一方面的共用器设计450的布局的顶视图。共用器设计 450的布局对应于来自图4A的共用器设计400的示意图。而且，各组件在半导体 基板492内(或上)实现。如在图4D中所见，低通输入焊盘454、带通输入焊盘 472、接地端子焊盘466、以及天线焊盘468可被实现为WLCSP焊球，尽管可替 换地使用任何合适的实现。图4D中示出的组件也类似于图4B中示出的组件，但 在布置和电容/电感值方面有一些不同。

电容器(例如，第一电容器460(C₁₁)、第二电容器462(C₁₂)、第三电容 器464(C₁₃)、第四电容器480(C₂₁)、第五电容器482(C₂₂)、第六电容器484 (C₂₃)、第七电容器486(C₂₄)、以及第八电容器488(C₂₅))可被实现为分层 结构(例如，分层的金属-绝缘体-金属电容器结构)，但不被限定于如图4D中示 出的结构。在一个实现中，电容器仅被部署在该基板的一侧上，以便节省空间和材 料。此外，共用器设计450中的各个电感器和电容器组件的几何和布置可减少各组 件之间的电磁耦合。图4D中的电容器还可具有与其在图4B中对应的相称物不同 的电容值。

在这一配置中，电感器(例如，第一电感器456(L₁₁)、第二电感器458(L₁₂)、 第三电感器474(L₂₁)、以及第四电感器476(L₂₂))被实现为一系列迹线以及穿 基板通孔，这些迹线和穿基板通孔在图4E的3D视图中被进一步解说。图4E中提 供了这些电感器的更详细阐述。再一次，图4D中示出的电感器的结构不被限定于 所示出的结构，并且可采用任何结构。共用器设计450的布局是图4A中示出的共 用器设计400的一个实现。

如图4D中所示，低通滤波器匹配块452和带通滤波器匹配块470被示在由虚 线边界所框定的区域中。此外，图4D中的第三电感器474(L₂₁)被布置成对角形 式，这不同于图4B中示出的第三电感器424(L₂₁)，图4B中示出的第三电感器 424(L₂₁)被布置成水平形式。而且，图4D中的第四电感器476(L₂₂)被布置成 水平形式，这不同于图4B中示出的第四电感器426(L₂₂)，图4B中示出的第四 电感器426(L₂₂)被布置成垂直形式。另外，图4D中的第一电感器456(L₁₁)具 有五条迹线，这不同于图4B中的第一电感器406(L₁₁)，图4B中的第一电感器 406(L₁₁)具有四条迹线。而且，图4D中的第二电感器458(L₁₂)具有六条迹线， 这不同于图4B中的第二电感器408(L₁₂)，图4B中的第二电感器408(L₁₂)具 有五条迹线。图4D中的所有电感器还可具有与其在图4B中对应的相称物不同的 电容值。

图4E是根据本公开的一方面的共用器设计450的布局的3D视图。图4E是 图4D中的同一共用器设计450的3D视图，并且因此具有与图4D中示出的类似 的组件。在图4E中，电感器(例如，第一电感器456(L₁₁)、第二电感器458(L₁₂)、 第三电感器474(L₂₁)、以及第四电感器476(L₂₂))被示出为穿基板通孔电感器 (例如，穿玻璃通孔电感器，如果半导体基板492是玻璃的话)。代表性地，电感 器(例如，第一电感器456(L₁₁)、第二电感器458(L₁₂)、第三电感器474(L₂₁)、 以及第四电感器476(L₂₂))可具有在半导体基板492的第一表面上的第一组迹线、 以及在半导体基板492的第二表面上的第二组迹线。在这一配置中，各组迹线位于 半导体基板492的对向的第一和第二表面上，并且以蛇形方式由穿基板通孔耦合在 一起。在图4E中，半导体基板492是透明的以易于观查这些电感器的这两组迹线 以及穿基板通孔。

如图4E中所示，电容器(例如，第一电容器460(C₁₁)、第二电容器462(C₁₂)、 第三电容器464(C₁₃)、第四电容器480(C₂₁)、第五电容器482(C₂₂)、第六 电容器484(C₂₃)、第七电容器486(C₂₄)、以及第八电容器488(C₂₅))可被 沉积在半导体基板492的第一表面上。而且，低通输入焊盘454、带通输入焊盘472、 天线焊盘468、以及接地端子焊盘466可被沉积在半导体基板492的第一表面上。 低通输入焊盘454、带通输入焊盘472、天线焊盘468、以及接地端子焊盘466还 可藉由圆柱形通孔(或其它连接)来触及以便电耦合到其它电压/电流源。低通滤 波器匹配块452和带通滤波器匹配块470被示在虚线边界内。在一个实现中，共用 器设计450的尺寸小于常规共用器尺寸，这例如至少是由于使用了穿基板通孔/穿 玻璃通孔电感器来节省空间。

共用器设计450可以是针对不同应用(例如，小蜂窝小区或者毫微微蜂窝小 区，并且还具有WLAN 5GHz陷波)的共用器设计。这一共用器设计(例如，针 对小蜂窝小区应用)与图2A中的共用器设计的不同之处在于它具有低通滤波器匹 配分支以及带通滤波器匹配分支，而图2A中的设计具有低通滤波器分支以及高通 滤波器分支。在这一实现中，根本的区别还在于更多的组件被添加以将低通滤波器 和带通滤波器组合成单个共用器电路。图4D和4E中示出的特定共用器设计450 (当与图4B和4C中示出的共用器设计440相比时)还可具有布局配置、电容值 和电感值以在5.5GHz处达成大于30dB的抑制。这一特定共用器设计450还可具 有带通滤波器和WLAN 5GHz陷波作为带阻组件。

在一个实现中，厚的导电膜(例如，金属)可被用在电容器的两侧上以使得 电容器具有高Q(或称品质)因素。在一个示例中，底极板可具有厚度最多达5μm 的导电膜，而顶极板可具有厚度最多达3μm的导电膜。这在基于传统CMOS的电 容器中可能是不常见的，基于传统CMOS的电容器通常使用薄的金属(例如，100 至200nm)。在这一配置中，半导体基板(例如，半导体基板242、442、492)可 由低损耗材料来制造，低损耗材料包括玻璃、空气、石英、蓝宝石、高电阻率硅、 或其它类似半导体材料。在一个实现中，电容器还可仅被部署在半导体基板(例如， 半导体基板242、442、492)的一侧上。在一个实现中，电感器(例如，当半导体 基板242、442、492是玻璃时)是穿玻璃通孔电感器。这样的穿玻璃通孔实现还可 给予电感器高Q(或称品质)因子。

图5是解说根据本公开的一方面的共用器设计的性能的图表500。图表500 类似于图3的图表300。即，图表500的x轴以千兆赫兹(GHz)为单位来反映频 率，并且图表500的y轴反映分贝(dB)额定。曲线502是低通滤波器分支的频 率响应，而曲线504是带通滤波器分支的频率响应。

即便没有在该图表上示出，本公开的共用器也可在5.5GHz处达成大于30dB 的抑制(例如，34dB左右)以对WLAN 5GHz频带进行陷波。在一个实现中，5.5 GHz处大于30dB的抑制的结果可以用同一共用器中的低通滤波器(具有698到 960MHz的频率范围)以及带通滤波器(具有1710到2690MHz的频率范围)来 达成。

图6是解说根据本公开的一方面的作出共用器设计的方法600的工艺流程图。 在框602，在基板中形成穿基板通孔。在框604，第一组迹线被沉积在基板的第一 表面上并且耦合到穿基板通孔。在框606，第二组迹线被沉积在该基板的第二表面 上。第一表面上的迹线以蛇形方式由穿基板通孔耦合到第二表面上的迹线以创建 3D穿基板通孔/穿玻璃通孔电感器。在一个实现中，该基板的第二表面在该基板的 第一表面的对向。在框608，在该基板上形成电容器。该电容器可仅被形成在该基 板的一侧上，以便节省空间和材料。

尽管各框是以特定顺序显示的，但是本公开不被限定于此。例如，框608(在 基板上形成电容器)可在框604(在基板的第一表面上沉积迹线)之前执行。在另 一示例中，框608(在基板上形成电容器)可在框606(在基板的第二表面上沉积 迹线)之前执行。最终结果是共用器设计，诸如图2B-2C的共用器设计240或者 图4A–4E的共用器设计400、440或450。

根据本公开的进一步方面，描述了使用穿玻璃通孔或穿基板通孔技术的共用 器设计的电路系统。该共用器包括具有穿基板通孔的基板。该共用器还包括用于耦 合该基板的第一表面上的穿基板通孔的第一装置。该共用器还包括用于耦合这些穿 基板通孔在该基板的与第一表面对向的第二表面上的对向端的第二装置。在这一配 置中，穿基板通孔以及用于耦合的第一和第二装置作为3D电感器来工作。用于耦 合的第一和第二装置可以是图2B、2C、4B和4C中示出的迹线。

在这一配置中，该共用器还包括由基板支持的用于存储电荷的装置。该电荷 存储装置可以是电容器(例如，第一电容器410(C₁₁)、第二电容器412(C₁₂)、 第三电容器414(C₁₃)、第四电容器430(C₂₁)、第五电容器432(C₂₂)、第六 电容器434(C₂₃)、第七电容器436(C₂₄)、以及第八电容器438(C₂₅))。在 另一方面，前述装置可以是被配置成执行由前述装置所陈述的功能的任何模块或任 何设备。

图7是示出其中可有利地采用本公开的一方面的示例性无线通信系统700的 框图。出于解说目的，图7示出了三个远程单元720、730和750以及两个基站740。 将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元720、730和 750包括IC器件725A、725C和725B，这些IC器件包括所公开的共用器器件。 将认识到，其他设备也可包括所公开的共用器器件，诸如基站、交换设备、和网络 装备。图7示出从基站740到远程单元720、730和750的前向链路信号780，以 及从远程单元720、730和750到基站740的反向链路信号790。

在图7中，远程单元720被示为移动电话，远程单元730被示为便携式计算 机，而远程单元750被示为无线本地环路系统中的位置固定的远程单元。例如，这 些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元 (诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视 频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装置)、或者存储或取 回数据或计算机指令的其他设备、或者其组合。尽管图7解说了根据本公开的各方 面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面 可以合适地在包括所公开的共用器器件的许多设备中使用。

图8是解说用于半导体组件(诸如以上公开的共用器器件)的电路、布局以 及逻辑设计的设计工作站的框图。设计工作站800包括硬盘801，该硬盘1301包 含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工 作站800还包括促成对电路810或半导体组件812(诸如共用器器件)的设计的显 示器802。提供存储介质804以用于有形地存储电路设计810或半导体组件812。 电路设计810或半导体组件812可以文件格式(诸如GDSII或GERBER)存储在 存储介质804上。存储介质804可以是CD-ROM、DVD、硬盘、闪存、或者其他 恰适的设备。此外，设计工作站800包括用于从存储介质804接受输入或者将输出 写入存储介质804的驱动装置803。

存储介质804上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数 据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括 与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质804上提供 数据通过减少用于设计半导体晶片的工艺数目来促成电路设计810或半导体组件 812的设计。

对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例 如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文 所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存 储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器” 是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定 类型的存储器或存储器数目、或记忆存储在其上的介质的类型。

如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计 算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序 的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能 被计算机访问的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、 ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能 被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介 质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、 数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光 光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的 传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收 发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。

尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改 变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如 “上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板 或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上 方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说 明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如 本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今 后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过 程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样 的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。