适用于HEVC标准的熵编码上下文概率模型建模模块设计方法

摘要

本发明属于数字高清视频压缩编解码技术领域，具体为一种适用于HEVC标准的熵编码上下文概率模型建模模块的设计方法。HEVC使用的基于上下文的二进制算术编码，并独特的设计了399个上下文概率模型。在实际编码中，不同的语法元素，相同的语法元素的二进制序列的不同位都可能使用不同的上下文概率模型。本发明使用HEVC标准的熵编码建立的399个上下文概率模型中的280个上下文概率模型，能够正确解码；这些上下文概率模型支持I帧与P帧；采用5块SRAM和2个寄存器存储相关上下文概率模型，并为SRAM设计仲裁结构，能够准确判断概率模型的地址和待写入的数据，并顺利读取数据。

说明书

技术领域

本发明属于数字高清视频压缩编解码技术领域，针对HEVC视频编解码标准，具体涉及一种适用于HEVC标准的熵编码上下文概率模型建模模块的设计方法。

背景技术

作为下一代视频编解码标准，HEVC（High Efficiency Video Coding）是于2013年由国际电信组织（ITU）和运动图像专家组（MPEG）联合成立的组织JCTVC所提出。其目标是，与上一代标准H.264/AVC相比，在相同的视觉效果的前提下，比特率减少50%。

上一代视频编解码标准H.264/AVC采用了两种编码方式：基于上下文的可变长编码CAVLC和基于上下文的二进制算术编码CABAC。而在HEVC标准的软件模型HM前期版本中也是采用了这两种编码方式，只是在编码过程，编码语法元素上做了修改。但是大量测试发现，在相同的编码内容上，CABAC比CAVLC节省了8%~14%码流，因此在HM6.0以后HEVC只保留了CABAC一种编码方式而不再支持CAVLC编码。

在HEVC中采用的二进制算术编码模块是基于传统的算术编码改进而来。该编码方式有以下特点：

（1）无损编码方式，适用于图像压缩处理；

（2）被编码信息数据的符号序列表示成实数0和1之间的一个小数，无论信息有多长，其输出仅仅是一个数，而且是一个介于0和1之间的二进制小数；

（3）在编码过程中需要不断计算被编码字符的概率。

算术编码过程可总结如下：

（1）编码器在开始时将“当前间隔”[L,H]设置为[0,1]；

（2）对每一个编码字符，编码器在当前间隔进行如下递归处理：

（a）将“当前间隔”按照各个编码字符的概率进行分割；

（b）选中当前待编码字符编码器的分割区间为“当前间隔”，并回到（a）继续编码；

（3）最后输出的“当前间隔”的下边界就是给定编码序列的算术编码。

 在硬件当中，整数计算比浮点数计算简单方便，而且在计算编码字符的概率时，除法也需要消耗较大的资源，因此HEVC中采用的二进制算术编码对传统的算术编码进行了以下改进：

（1）编码器在开始时将“当前间隔”[0,1]改为[0,510]；

（2）对当前的待编码字符概率计算由传统的除法运算改为查表计算，并设置了有64个状态的状态表，通过当前待编码字符在状态表中的索引查表计算概率；

（3）HEVC建立399个上下文概率模型，不同的语法元素，同一个语法元素二进制序列的不同位对应不同的上下文概率模型，通过概率模型查表可得到相应的状态表索引。

发明内容

本发明的目的在于提出一种工作频率高、吞吐率高的适用于HEVC标准的熵编码上下文概率模型建模模块的设计方法。

本发明提出熵编码上下文概率模型建模模块的设计方法，具体步骤为：

（1）HEVC标准的熵编码建立了399个上下文概率模型，本发明使用了其中的280个上下文概率模型，使用这些上下文概率模型进行编码能够正确解码。在HEVC中有三种类型帧：I帧，P帧，B帧，这三种帧一共使用399个上下文概率模型，而本发明支持的I帧与P帧，使用了其中的280个上下文概率模型。

（2）使用5块双端口SRAM 以及2个寄存器存储280个上下文概率模型，每块SRAM的深度都为32，宽度为7。280个上下文概率模型在SRAM中的分布见表1所示，其中，横向表头代表5块SRAM，竖向表头代表各SRAM的地址，表中斜杠“/”前面的数字表示I帧中存储的索引，斜杠“/”后面的数字表示P帧中存储的索引。本发明支持的I帧与P帧是独立的，不支持I帧中帧间预测，也不支持P帧中帧内预测，因此对于单独的I帧或P帧160个上下文概率模型已经足够，并不需要建立280个上下文概率模型。另外160个上下文概率模型在SRAM中的存放经过独特的设计以保证每个时钟周期都能对四组输入进行上下文建模。

（3）为避免SRAM读写冲突，为每块SRAM的读写地址设置了仲裁器，仲裁器对每个输入中的地址信息进行仲裁，判断不同的输入之间是否发生地址冲突（同一时钟周期出现一片 SRAM 有两个不同读地址信号）。 如果没有冲突现象，将直接根据当前地址去存储器中读取数据。

（4）以流水线方式连续的从SRAM或者寄存器中读写正确的数据。以流水线进行上下文概率模型建模时有这样一种情况：相邻的两个周期内需要从同一块SRAM的同一个地址读取数据，这样第二个周期从SRAM中读取数据就是错误的，应该读取的是第一个周期读取的数据更新后的值。为避免这种情况发生，本发明对连续两个周期内的输入也进行了仲裁，即从第一个周期中读取的数据更新后的值与第二个周期读取的数据进行选择。

（5）每个时钟周期支持对4组输入进行上下文概率模型建模。这4组输入中可能存在这样一种情况：2或更多的输入需要从同一块SRAM的同一个地址读取数据，这样将导致这些输入读取数据都是相同的而发生错误。实际上第二个输入读取的数据应该是第一个读取的数据更新后的值，第三个输入取的数据应该是第二个读取的数据更新后的值，第四个输入取的数据应该是第三个读取的数据更新后的值。为保证读取数据的正确，本发明对同一周期从同一块SRAM的同一个地址读取数据的多个输入进行仲裁。

附图说明

图1：上下文建模过程仲裁存储结构。

具体实施方式

下面结合附图和附表，对本发明做进一步的描述。

附表1中横向表头代表5块SRAM，竖向表头代表各SRAM的地址，表中斜杠“/”前面的数字表示I帧中存储的索引，斜杠“/”后面的数字表示P帧中存储的索引。SRAM0~SRAM4中分别存储了32个上下文模型。对于语法元素sig_coff_flag的第33位和第34位存储在两个单独的寄存器中，其上下文模型索引为152/107与136/121，斜杠“/”前后数字分别表示I帧与P帧中存储的索引。

附图1是上下文建模过程仲裁存储结构。每个时钟有四组输入，其地址分别为Add0，Add1，Add2和Add3。首先是一个多路选择器，对地址进行仲裁，将从同一块SRAM读取数据的输入分到同一组。然后每组输入从相应的SRAM中读取数据，然后此数据与前一个周期从此SRAM中读取到的数据更新后的值进行仲裁，避免相邻的两个周期内从同一块SRAM的同一个地址读取数据情况下读取到错误的数据的现象发生。之后根据第一个输入读取到数据进行查表，对第一个读取到数据进行更新。然后对第二个输入进行仲裁，如果第一个输入和第二个输入从同一块SRAM的同一个地址读取数据，那么第二个输入则选择第一个输入读取到的数据更新后的值进行查表对数据进行更新，否则则选择从SRAM中读取到数据进行查表对数据更新。同理，对第三个输入进行仲裁，如果第三个输入和第二个输入从同一块SRAM的同一个地址读取数据，那么第三个输入则选择第二个输入读取到的数据更新后的值进行查表对数据进行更新，如果第三个输入和第一个输入从同一块SRAM的同一个地址读取数据，那么第三个输入则选择第一个输入读取到的数据更新后的值进行查表对数据进行更新，否则则选择从SRAM中读取到数据进行查表对数据更新。最后对第四个输入进行仲裁，如果第四个输入和第三个输入从同一块SRAM的同一个地址读取数据，那么第四个输入则选择第三个输入读取到的数据更新后的值进行查表对数据进行更新，如果第四个输入和第二个输入从同一块SRAM的同一个地址读取数据，那么第四个输入则选择第二个输入读取到的数据更新后的值进行查表对数据进行更新，如果第四个输入和第一个输入从同一块SRAM的同一个地址读取数据，那么第四个输入则选择第一个输入读取到的数据更新后的值进行查表对数据进行更新，否则则选择从SRAM中读取到数据进行查表对数据更新。

表1：280个上下文概率模型在SRAM中的分布

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