具有薄缓冲层的III-V族衬底材料及制造方法

摘要

衬底包括具有上表面的III-V族材料和缓冲层，所述缓冲层具有不大于约1.3μm的厚度并且覆盖在衬底的上表面上。多个光电子器件形成于衬底上，并且在约400nm到约550nm之间的范围内的波长具有不大于约0.0641nm/cm

说明书

技术领域

下文涉及一种可用于电子器件的制造的半导电衬底和一种形成半导电衬底的 方法，并且具体地，涉及使衬底成形及改进由这种衬底形成的器件的方法。

背景技术

半导电-基化合物，包括III-V族材料，例如氮化镓(GaN)；三元化合物，例 如铟镓氮(InGaN)和镓铝氮(GaAlN)；以及甚至四元化合物(AlGaInN)为直接带隙半 导体。这些材料已被公认为具有很大潜力以用于短波长发射，并且因此适合用于 发光二极管(LEDs)、激光二极管(LDs)、UV探测器以及高温电子器件的制造。

然而，围绕这些材料的加工的困难，特别是材料的高质量单晶形态的形成(其 对于光电子学中的短波长发射的制造是必须的)，阻碍了这种半导电材料的发展。 GaN被发现为并非自然形成化合物，而因此不能像硅、砷化镓或蓝宝石那样熔化 和从晶锭拉出得到，这是因为在常压下氮化镓的理论熔化温度超过了其的分解温 度。作为选择，行业已经转向了利用外延生长工艺的体GaN晶体的形成。然而， 对于外延的方法仍然存在问题，包括适宜的低缺陷密度的体GaN材料的形成和其 他晶体形态差异(包括晶体弓曲(crystalline bow))的存在。

扩展缺陷(螺旋位错、堆垛层错以及反相晶界)的存在造成了显著变差的性 能并且导致了器件的工作寿命缩短。更具体地，位错起到非辐射中心的作用，因 此降低了由这些材料制成的发光二极管和激光二极管的发光效率。此外，其他因 素，例如晶体取向会负面地影响在GaN材料上形成的器件的性能。

发明内容

根据一个方面，本申请描述了一种包括III-V族材料并具有上表面的衬底，该 衬底包括限定在所述上表面与晶体参考面之间的切角(α)(offcut angle)，该衬底进 一步包括不大于1度的切角变化量(2β)。

根据另一方面，本申请描述了一种衬底，其包括：主体，其包括III-V族材料 并具有上表面；和缓冲层，其包括III-V族材料且与所述主体的上表面邻接，其中 该缓冲层具有不大于1.3μm的平均厚度。

而根据另一方面，本申请描述了一种衬底，其包括：主体，其包括III-V族材 料并具有上表面，该主体包括限定在所述上表面与晶体参考面之间的切角(α)，该 主体进一步包括切角变化量(2β)；以及缓冲层，其包括III-V族材料且与所述主体 的上表面邻接，其中该缓冲层具有不大于约1.3μm的平均厚度。

而根据另一方面，本申请描述了一种衬底，其包括主体和缓冲层；所述主体 包括III-V族材料且具有上表面，并且包括限定在所述上表面与晶体参考面之间的 切角(α)，所述主体进一步包括切角变化量(2β)；所述缓冲层包括III-V族材料且与 所述主体的上表面邻接，其中所述缓冲层具有上表面，所述缓冲层和所述主体包 括限定在所述缓冲层的上表面与晶体参考面之间的切角(α)，所述缓冲层和所述主 体进一步包括切角变化量(2β)，该切角变化量(2β)大于所述主体的切角变化量(2β)。

而根据另一方面，本申请描述了包括至少20个衬底的衬底生产批次，该批次 中的衬底的每一个包括III-V族材料并具有上表面，所述主体包括限定在所述上表 面与晶体参考面之间的切角(α)，所述衬底进一步包括不大于约1度的切角变化量 (2β)。

而根据另一方面，本申请描述了包括了至少20个衬底的衬底生产批次，该批 次中的衬底的每一个都包括III-V族材料并具有上表面，所述主体包括限定在所述 上表面与晶体参考面之间的切角(α)，所述衬底进一步包括不大于约1度的切角变 化量(2β)。

而根据另一个方面，本申请描述了包括主体和缓冲层的衬底，所述主体包括 III-V族材料并具有上表面，所述缓冲层包括III-V族材料且覆盖在所述主体的上表 面上，并且具有不大于约1.3μm的平均厚度，其中，所述衬底配置为提供用于形 成多个光电子器件的表面，所述多个光电子器件覆盖在所述缓冲层上，并且在约 400nm到约550nm的范围内的波长具有不大于约0.0641nm/cm²的归一化的光发 射波长标准偏差(nσ)。

而根据另一个方面，本申请描述了一种衬底结构，其包括：衬底，其包括III-V 族材料且具有上表面；和多个光电子器件，各覆盖在所述衬底的上表面上，其中， 在约400nm至约550nm的范围内的波长，覆盖在所述衬底的上表面上的多个光 电子器件具有不大于约0.0641nm/cm²的归一化的光发射波长标准偏差(nσ)。

而根据另一方面，本申请描述了包括了至少约20个衬底结构的衬底结构生产 批次，其中，每一个衬底结构包括衬底和布置在所述衬底上的多个光电子器件， 在约400nm至约550nm的范围内的波长，所述多个光电子器件具有不大于约 0.0641nm/cm²的归一化的批次光发射波长标准偏差(nσ)。

而根据另一方面，本申请描述了一种光电子结构，该光电子结构包括在包括 III-V族材料并具有上表面的衬底上形成的多个光电子器件，所述衬底包括限定在 所述上表面与晶体参考面之间的切角(α)，所述衬底进一步包括了切角变化量(2β)， 其中，所述多个光电子结构具有不大于1.3nm的平均光波长标准偏差。

而根据另一个方面，本申请描述了形成衬底的方法，其包括：提供包括III-V 族材料的主体；并且在主体的上表面形成包括III-V族材料的缓冲层，该缓冲层具 有上表面以及不大于1.3μm的厚度。

而根据另一个方面，本申请描述了形成衬底的方法，其包括：提供包括III-V 族材料的主体，该主体具有上表面和与上表面相对的后表面，其中，所述主体的 上表面具有台面和台阶的排列；对所述主体的上表面进行至少一道精加工工艺； 以及在所述主体的上表面形成包括III-V族材料的缓冲层，该缓冲层具有上表面和 与所述主体邻接的后表面，其中，所述缓冲层的上表面具有比所述主体的上表面 更均匀的台面和台阶排列。

附图说明

通过参考附图，本申请可以更好地得到理解，并且使本申请的多个特征和优 点对于本领域相关的技术人员来说变得明显。

图1包括提供了根据实施方案的用于形成电子器件的半导电衬底材料的形成 方法的流程图。

图2A包括根据实施方案的在半导电衬底的形成过程中形成的层的截面图。

图2B包括了根据实施方案的由半导电衬底(包括了具有凹形弯曲的主体)形 成的独立的衬底的截面图。

图2C包括了根据实施方案的由半导电衬底(包括了具有凸形弯曲的主体)形 成的独立衬底的截面图。

图3包括示出精加工的独立衬底的主体的上表面的截面图。

图4包括示出具有薄缓冲层的精加工的独立衬底的上表面的截面图。

图5包括示出具有厚缓冲层的精加工的独立衬底的上表面的截面图。

在不同附图中相同的附图标记指代相似或相同的项目。

具体实施方式

下文大体上涉及一种衬底材料，并且具体地，涉及一种由半导体材料制成的 衬底，其可以用于电子器件的制造。更具体地，在此的实施方案的衬底可以用于 发光二极管(LEDs)或激光二极管(LDs)的形成。实施方案的衬底可以包括III-V 族材料，该III-V族材料包括例如氮化镓(GaN)。应当了解，关于III-V族材料，其 包括具有至少一个来自元素周期表的III族的元素和至少一个来自元素周期表的V 族的元素的化合物。

图1包括显示了根据实施方案的用于形成半导体衬底的方法的流程图，所述 半导体衬底包括适合于电子器件在其上制造的半导体材料。如所示出的，工艺可 以在步骤101通过提供衬底而开始，该衬底又称为模板衬底。所述模板衬底可以 是适合于支撑多个形成于其上的层的结构，并且用作用于在其上形成多个层的异 质外延支撑结构。

根据一个实施方案，模板衬底可以为无机材料。一些适宜的无机材料可以包 括氧化物、碳化物、氮化物、硼化物、碳氧化物、硼氧化物、氮氧化物以及其组 合。在某些示例中模板衬底可以包括氧化铝，并且更特别地，可以包括单晶氧化 铝(即蓝宝石)。一个实施方案使用基本上由蓝宝石构成的衬底。

工艺能够在步骤103通过形成覆盖在衬底上的缓冲层而继续。简单地参考图 2A，其显示了根据实施方案半导体衬底200。可以注意到，半导体衬底200可以 包括衬底201(即模板衬底)和覆盖在衬底201上的缓冲层203。特别地，缓冲层 203可以覆在衬底201的上主表面之上，并且更具体地，缓冲层203可以直接接触 衬底201的上主表面。

形成缓冲层203可以包括淀积工艺。例如，衬底可以载入反应室，并且当在 反应室内提供适宜的环境之后，缓冲层可以淀积于衬底上。根据一个实施方案， 适宜的淀积技术可以包括化学气相淀积。在一个具体示例中，淀积工艺可以包括 金属有机化学气相淀积(MOCVD)。

缓冲层203可以由多个膜形成。例如，如图2A所示，缓冲层203可以包括膜 204和膜206。根据实施方案，其中至少一个膜可以包括晶体材料。在更特别的示 例中，膜204(其可以直接接触衬底201的表面)可以包括硅，并且可以基本上由 硅构成。膜204可以促进衬底201与如在此所述的覆盖在膜204上的半导体层之 间的分离。

如图2A所示，膜206可以覆盖膜204，并且更特别地，可以直接接触膜204。 膜206可以具有随后形成于其上的层的外延形成所需的适宜的晶体学特征。特别 地，在一个实施方案中，膜204可以包括半导体材料。适宜的半导体材料可以包 括III-V族化合物材料。在一个具体示例中，膜206可以包括氮化物材料。在另一 个示例中，膜206可以包括镓、铝、铟及其组合。此外，在一个具体实施方案中， 膜206可以包括氮化铝，并且更特别地地，膜206可以基本由氮化铝构成。

在示例性结构中，缓冲层203可以形成为使得膜204包括硅，并且使得膜204 直接接触衬底201的主表面。此外，膜206可以直接接触膜204的表面并且包括 III-V族材料。

当在步骤103形成了缓冲层之后，工艺可以在步骤105通过形成覆盖在缓冲 层203上的基层而继续。简单地参考图2A，半导体衬底200可以包括覆盖在缓冲 层203上的基层205。特别地，基层205可以形成为使其覆盖在缓冲层203的表面 上，并且更特别地，基层可以直接接触缓冲层203的膜206。

同样应当了解，根据在此的实施方案的半导体衬底的形成可以实现而不必通 过刻槽或粗化、或者通过蚀刻技术的使用而制造掩膜或修改衬底的表面。

根据实施方案，一旦适当地形成了缓冲层203，衬底201和缓冲层203可以放 置在反应室内以进行外延生长工艺。基层205可以通过外延生长工艺而形成，例 如氢化物气相外延(HVPE)。在一个具体示例中，基层205可以由III-V族材料制 成。一些适宜的III-V族材料可以包括氮化物材料。此外，基层205可以括镓。在 具体示例中，基层205可以包括氮化镓(GaN)，并且更特别地，基层可以基本由 氮化镓构成。

可以进行形成基层205的特定的方法。例如，基层205的外延生长可以以多 种生长模式进行，其中，基层205的下部区域208可以以第一模式生长，而基层 205的上部区域210可以以不同于第一模式的第二模式生长。例如，在一个实施方 案中，基层205最初可以形成为以三维(3D)生长模式生长的外延层，使得基层 205的下部区域208可以以3D生长模式形成。3D生长模式可以包括基层205材 料沿着多个晶向的同步生长。3D生长工艺可以包括在缓冲层203上的岛状特征的 自发形成。自发地形成的岛状特征可以随机地设置在缓冲层203上，限定了具有 多个切面的平台和在平台之间的凹部。

可选地，或附加的，基层205可以使用2维(2D)外延生长模式形成。2D生 长模式具有如下特征：在一个晶面上材料的优先生长，及沿着其它晶向的晶体材 料的受限生长。例如，在一个实施方案中，基层205(包括GaN)以2D生长模式 的形成包括在C-面(0001)的GaN的优先生长。

如上文所表明的，基层205可以利用3D生长模式和2D生长模式的结合来形 成。例如，基层205的下部区域208最初可以以3D生长模式形成，其中，岛状特 征自发地形成并且作为材料的非连续层随机地布置在缓冲层203上。然而，如果 继续3D模式生长，那么层会变得连续，呈现出具有小切面的外貌和大体上不均匀 的厚度。在3D生长模式之后，可以修改生长参数以转变为2D生长模式，2D生长 模式中有利于横向生长并且能够提高厚度均匀性。以这种方式，基层205的上部 区域210可以通过2D生长模式形成。结合3D生长模式和2D生长模式能够促进 基层205的位错密度的降低并改变(例如增大)基层205上的内应变。

应当了解，基层205的形成可以包括生长模式的多重改变。例如，在一个实 施方案中，基层可以最初由3D生长模式形成，随后由2D生长模式形成，并且再 次以3D生长模式生长。

生长模式之间的切换可以通过某些生长参数的修改来完成，这些生长参数包 括生长温度、生长速率、气相反应物和非反应物材料的气压、在反应气氛中反应 物和非反应物材料的比例、生长室气压以及它们的结合。在此所引用的反应物材 料包括例如含氮材料(例如氨)的反应物材料。其他反应物材料可以包括卤化物 相成分，包括例如金属卤化物成分(例如氯化镓)。非反应物材料可以包括某些类 型的气体，包括例如稀有气体、惰性气体等。在具体示例中非反应物材料可以包 括气体，例如氮气或氢气。

对于某些工艺，可以改变生长温度以促进3D生长模式和2D生长模式之间的 转变。在一个实施方案中，生长温度的改变可以包括生长温度的升高以从3D生长 模式转变至2D生长模式。例如，在从3D生长模式到2D生长模式的转变中，温 度可以改变至少约5℃，例如至少约10℃、至少约15℃、至少约20℃、至少约30℃、 至少约35℃或甚至至少约40℃。在另一个实施方案中，在从3D生长模式到2D 生长模式的转变中，生长温度可以改变不大于约100℃，例如不大于约90℃、不 大于约80℃、不大于约70℃或甚至不大于约60℃。应当了解，生长温度的改变可 以是在以上所提到的最小值和最大值的任何值之间的范围内。

根据某些实施方案，形成基层205的工艺可以在至少50微米每小时(微米/小 时)的生长速率下进行。在其它实施方案中，形成基层205的速率可以更大，例如 至少约75微米每小时、至少约100微米每小时、至少约150微米每小时、至少约 200微米每小时或甚至至少约250微米每小时。在另一个实施方案中，形成基层 205的工艺可以在不大于约1mm每小时的速率下进行，例如不大于约750微米每 小时、不大于约500微米每小时或甚至不大于约300微米每小时。应当了解，形 成基层的工艺可以在以上所提到的最小值和最大值的任何值之间的范围内进行。

对于某些工艺，可以改变生长速率以促进3D生长模式和2D生长模式之间的 转变。例如，在从3D生长模式到2D生长模式的转变中生长速率可以降低。具体 地，从3D生长模式到2D生长模式的转变可以包括将生长速率改变至少5微米每 小时(即微米/小时)。然而在其它实施方案中，在从3D生长模式到2D生长模式 的转变中，可以将生长速率改变不大于约200微米每小时。应当了解，生长速率 的改变可以在以上所提到的最小值和最大值的任何值之间的范围内。应当了解， 生长速率的改变可以是当从3D生长模式转变到2D生长模式时生长速率的降低。

根据其它实施方案，从3D生长模式到2D生长模式的转变过程可以通过将生 长速率以2倍的系数改变而引发。例如，在从3D生长模式到2D生长模式的转变 中生长速率可以下降至少2分之1。在其它实施方案中，生长速率可以下降至少约 3分之2，至少约4分之3或甚至至少约5分之4。在具体示例中，生长速率的下 降不大于约8分之7、不大于约7分之6或者不大于约6分之5。

应当了解，在改变生长模式中，可以改变一个或多个以上指定的倍率。例如， 可以改变生长温度，同时使生长速率保持稳定。可选地，可以改变生长速率而同 时使生长温度保持不变。但是，在另一个实施方案中，可以同时改变生长速率和 生长温度以实行生长模式的转变。

在适当地形成了基层205之后，基层205的平均厚度可以足够地厚以支撑其 自身，并且在某些后成形工艺之后为电子器件在其上的形成提供适当的衬底表面。 例如，基层205的平均厚度可以是不大于约5mm，例如不大于约4mm、不大于3mm、 不大于约2mm或甚至不大于约1.5mm。然而，应当了解，基层205可以形成为使 其具有至少约0.1mm的平均厚度，例如至少0.2mm、至少0.5mm、至少0.8mm 或甚至至少1mm。应当了解，基层205可以具有在以上所提到的最小值和最大值 的任何值之间的范围内的平均厚度，包括例如在约0.1mm和约5mm之间的范围 内。

基层205可以形成为具有特定的位错密度。一经形成，基层205的位错密度 可以在基层的上表面测量。测量位错密度的适宜方法包括在10keV电子束、70光 斑尺寸的条件下，使用在室温下操作的阴极发光显微镜和不使用单色仪的多色光 探测，其中机器型号为SEM JSM-5510，可从JEOL公司购买。对于大约10⁸cm^-2的位错密度测量，放大倍数为4000×并且面积典型地为700μm2。对于大约10⁶cm^-2的位错密度测量，放大倍数典型地为500-1000×并且面积典型地为0.1mm2。

根据一个实施方案，如在基层205的上表面所测得的，基层205可以具有不 大于约1×10⁸位错/cm²的位错密度。在其它实施方案中，基层205的位错密度可 以更小，使得其不大于约1×10⁷位错/cm²、不大于约6×10⁶位错/cm²或甚至不大 于约1×10⁶位错/cm²。然而，基层205可以具有至少约1×10⁵位错/cm²的位错密 度，例如至少2×10⁵位错/cm²、至少3×10⁵位错/cm²或甚至至少5x10⁵位错/cm²。 应当了解，基层可以具有以上所提到的最小值和最大值的任何值之间的范围内的 位错密度。

在半导体层(包括例如，基层205)形成的工艺的过程中，衬底201可以与基 层205分离。这种分离可以通过一部分缓冲层203的分解促成，并且特别地地， 由缓冲层203内膜的分解促成。根据实施方案，缓冲层203可以包括膜(例如硅)， 其中在连续生长工艺的过程中使用的提高的温度中，该膜会发生热分解。热分解 促进了衬底201与多个半导体层之间的分离。因此，当生长工艺完成时，基层205 可以完全从衬底201移除。

在将衬底201从基层205分离之后，由基层205的材料形成了独立的衬底。 该独立的衬底可以具有主体240，该主体240可以具有弯曲或弓曲。在具体示例中， 主体240可以具有上表面244(代表Ga-面)和后表面246(代表N-面)，并且主 体240可以具有基于后表面246的弯曲的凹形弯曲，例如图2B所示的主体。在其 它示例中，主体240可以具有上表面244(代表Ga-面)和后表面246(代表N-面)， 并且主体240可以具有基于后表面246的弯曲的凸形弯曲，例如图2C所示的主体。

再次参考图1，在形成了独立的衬底之后，可以在109对主体进行精加工。精 加工可以包括适宜的材料去除工艺(包括例如，磨削、研磨、抛光等)，以形成具 有适宜几何特征的独立衬底主体。精加工也可以包括成形操作，例如在美国第 13/630,858号申请中所公开的那样，该申请通过引用结合于此。例如，成形工艺可 以在其他精加工工艺之前或之后进行，并且在具体实施方案中，成形工艺在其他 精加工工艺之前进行。根据一个具体实施方案，精加工工艺可以包括双面工艺， 其中主体布置在两个精加工表面之间(例如研磨头，磨削头，抛光头等)。

在精加工之后，在111，薄缓冲层可以形成为与独立衬底主体的上表面邻接， 并且更特别地地，该薄缓冲层可以直接接触衬底的上主表面。

形成薄缓冲层可以包括淀积工艺。例如，主体可以载入反应室，并且当在给 反应室内提供适宜的环境之后，缓冲层可以淀积于衬底上。根据一个实施方案， 适当的淀积技术可以包括化学气相淀积。在一个具体示例中，淀积工艺可以包括 金属有机化学气相淀积(MOCVD)。在更特别的实施方案中，淀积工艺可以包括在 2D生长模式下的MOCVD，其可以通过如以上所讨论的相同方法实现。

薄缓冲层可以具有厚度为不大于约1.3μm、不大于约1.2μm、不大于约1.1μm、 不大于约1μm、不大于约0.9μm、不大于约0.8μm、不大于约0.7μm、不大于约 0.6μm、不大于约0.5μm、不大于约0.45μm、不大于约0.4μm、不大于约0.35μm、 不大于约0.3μm、不大于约0.25μm、不大于约0.2μm、不大于约0.15μm、不大于 约0.1μm。在进一步的实施方案中，薄缓冲层可以具有厚度为至少约0.0001μm、 至少约0.0005μm、至少约0.001μm、至少约0.005μm、至少约0.01μm、至少约 0.02μm、至少约0.04μm、至少约0.05μm、至少约0.08μm、至少约0.1μm、至少 约0.15μm、至少约0.2μm、至少约0.25μm或甚至至少约0.3μm。薄缓冲层的厚 度可以在包括以上所提到的最小值和最大值的任何值的范围内。

根据实施方案，薄缓冲层的厚度可以在至少约0.01μm到不大于约1.3μm之 间的范围内，在至少约0.02μm到不大于约1.2μm之间的范围内，在至少约0.04μm 到不大于约1.1μm之间的范围内，在至少约0.08μm到不大于约1.0μm之间的范 围内，或者在至少约0.1μm到不大于约0.8μm之间的范围内。在某些实施方案中， 薄缓冲层的厚度可以在约0.2μm到不大于约0.5μm之间的范围内。在具体的而非 限制性的实施方案中，薄缓冲层的厚度可以是约0.3μm。

缓冲层可以由晶体材料构成。缓冲层可以具有适宜的晶体学特征，以用于随 后在其上形成的层的外延形成。特别地，在一个实施方案中，缓冲层可以包括半 导体材料。适宜的半导体材料可以包括III-V族化合物材料。在一个具体示例中， 缓冲层可以包括氮化物材料。在另一个案例中，缓冲层可以包括镓、铝、铟及其 组合。而在一个特别的实施方案中，缓冲层可以包括氮化镓(GaN)，并且更特别 地，缓冲层可以基本由氮化镓构成。

为了更好地描述主体上表面的表面形貌和缓冲层上表面的表面形貌，参考图 3，其显示了如在此所述地形成与加工的主体320的上表面310。由于主体320为 天然结晶，因此主体的上表面310包括了多个台面330和台阶340。如所示出的， 多个台面330和台阶340在其尺寸上具有一定量的变化或不均匀性。例如，台面 330在其宽度上可以具有大的变化。同样地，在阶梯的高度上可以存在不均匀性。

图4显示了图3所描绘的主体320和与主体320的上表面直接接触形成的薄 缓冲层450。如所示出的，在缓冲层450的上表面410上的台面430和台阶440比 在主体320的上表面310上的台面330和台阶340更均匀。在不受理论约束的情 况下，可以认为通过如在此所述地在完成的主体320的上表面310上形成薄缓冲 层450，缓冲层450的上表面410的表面形貌不同于主体320的上表面310的表面 形貌，从而使得多个台面和台阶尺寸变得更加均匀。当大于某一厚度之后，可以 认为缓冲层上表面可以具有与主体上表面的表面形貌更为一致的表面形貌，从而 使得在缓冲层上表面仍然实质上保留了与在主体上表面等量的台面和台阶的不均 匀性。例如，图5显示了比缓冲层450具有更大平均厚度的缓冲层550。如所示出 的，缓冲层550的上表面510的表面形貌与主体320的上表面310的表面形貌一 致。

再次参考图4，在具体的实施方案中，当将薄缓冲层增加至少约10％、至少约 20％、至少约30％、至少约40％、至少约50％、至少约60％、至少约70％或甚至 至少约80％之后，台面330和台阶340的尺寸的变化可以减小。

在进一步的具体实施方案中，当添加了薄缓冲层450之后，越过独立的衬底 的上表面的台面的平均宽度可以增大。在某些实施方案中，台面的平均宽度可以 增大至少10％、至少约20％、至少约30％、至少约40％、至少约50％、至少约60％、 至少约70％或甚至至少约80％。

在更进一步的具体实施方案中，当添加薄缓冲层之后，在整个独立衬底的上 表面的台面的数量可以减少。在某些实施方案中，台面的数量可以减少至少10％、 至少约20％、至少约30％、至少约40％、至少约50％、至少约60％、至少约70％ 或甚至至少约80％。

可以进一步认为，主体上表面的表面形貌通过添加薄缓冲而重新排列，从而 使得越过主体表面的特定晶体特性(例如，切角变化量)得到修改。具体地，如 在此所描述的，当添加了薄缓冲层之后，独立的衬底可以具有特定的几何学和晶 体学特征。

例如，在一个实施方案中，当添加了薄缓冲层之后，独立的衬底可以具有特 定的切角(α)，该切角(α)在独立衬底的中央测量，作为上表面与晶体材料内晶体参 考面之间的夹角。为了脱离参考在此描述的某些参数，图3包括了通过常规方法 形成的常规衬底主体的截面图，而图4为包括示出了根据在此的实施方案形成的 衬底主体和薄缓冲层的截面图。如所示出的，图3的常规主体展现了台面和台阶 排列的大的不均匀性。相比之下，且如图4所示，具有根据在此的实施方案形成 的具有薄缓冲层的衬底展现了台面和台阶的更为均匀的排列。

根据一个实施方案，当添加了薄缓冲层之后，独立的衬底可以具有不大于约2 度的切角(α)，例如不大于约1.5度、不大于约1度、不大于约0.8度或甚至不大 于约0.6度。然而，切角(α)可以为至少约0.01度，例如至少约0.05度、至少约 0.1度、至少约0.2度、至少约0.3度或甚至至少约0.6度。切角可以在包括以上所 提到的最小值和最大值的任何值的范围内。

应当了解，对切角的方向也可以进行具体地控制。例如，切角方向可以有目 的性地向m-面[1-100]，a-面[11-20]及其组合，或者其他任何方向成角。根据另一 个实施方案，主体可以展现具体的切角变化量(2β)，该切角变化量(2β)通过使 用X’Pert Pro帕纳科装置经由X射线衍射法测得。利用X’Pert Pro帕纳科装置，切 角(α)可以利用到一个中心点和4个间隔90度并且与衬底主体的中心相隔22mm(半 径尺寸的95％)距离的点通过X射线衍射而确定。沿着直径的切角变化量(2β)基 于X射线分析而使用软件X’Pert Epitaxy v.4.2计算得到。通常，计算基于以间隔 进行的4次ω扫描(有时也称作摇摆曲线)的使用。显示ω值在纵坐标Y 上而值在横坐标X上的曲线图。ω_o的四个值(对应于四次ω扫描的四个最大峰 值)根据它们的值(例如0°、90°、180°、270°)而绘制。然后将包括至少这 4个点的曲线图利用正弦函数进行拟合。该函数具有关系式：其中，“A”为常数(不同的测量的ω_o的平均值)，“α”为切角值(单位为 度)，“C”确切的切角的相对方向的角。应当了解，在ω扫描分析期间，探测器 保持固定而试样围绕ω轴旋转。

在具体的实施方案中，当添加了薄缓冲层之后，独立的衬底可以具有不大于 约1度、不大于约0.95度、不大于约0.9度、不大于约0.85度、不大于约0.8度、 不大于约0.75度、不大于约0.7度、不大于约0.6度、不大于约0.4度、不大于约 0.2度、不大于约0.16度、不大于约0.14度或甚至不大于约0.1度、不大于约0.08 度或甚至不大于约0.06度的切角变化量(2β)。然而，穿过晶片的切角变化量可以 为至少约0.005度或至少约0.008度。切角变化量可以在包括以上所提到的最小值 和最大值的任何值的范围内。在进一步的实施方案中，当添加薄缓冲层之后，独 立衬底的切角变化量(2β)并没有改变。

独立的衬底的主体可以包括III-V族材料，特别地为含氮化物材料，并且更特 别地为含镓材料。在某些示例中，主体可以是独立的氮化镓衬底，该衬底可以基 本上由氮化镓构成，不包括掺杂材料。

主体可以形成为使其在上表面和后表面之间具有至少约10微米的厚度。在其 它示例中，主体的平均厚度可以更大，例如至少约20微米、至少约30微米、至 少约40微米或甚至至少约50微米。然而，主体的平均厚度可以不大于约3mm， 例如不大于约2mm、不大于约1mm、不大于约800微米，或甚至不大于约500微 米、不大于约300微米、不大于约200微米或甚至不大于约100微米。应当了解， 主体可以具有在以上所提到的最小值和最大值的任何值之间的范围内的平均厚 度。

根据一个实施方案，晶体参考面可以是a-面、m-面或c-面。更特别地，晶体 参考面可以是向a-面或m-面倾斜的c-面。应当了解，晶体参考面可以包括各种特 定平面，包括例如但不限于，c和-c极面(0002)和(000-2)，非极面例如m-面族{1-100} 的，a-面族{11-20}，或半极性面例如{11-22}、{10-12}、{30-31}、{20-21}或{30-3-1}。

根据本实施方案的某些独立主体可以具有特定的物理弓曲。弓曲可以根据表 面从按照对衬底的表面的最佳最小二乘法拟合限定的平面最大偏差来测量。即， 例如，主体的弯曲可以很低，显示出基本上几乎没有弓曲。根据一个实施方案， 主体可以具有对应于至少约1.5m的曲率半径的弓曲。在另外的案例中，主体的弓 曲可以对应于至少约1.8m、至少约2m、至少约2.5m、至少约3m、至少约5m、 至少约10m、至少约50m、至少约100m或甚至至少约200m的曲率半径。

根据实施方案，弓曲根据以下关系式测量：zC–0.25x(zS+zN+zE+zW)，其中 zC为位于主体(或主体和缓冲层一起)中心的点的高度，而符号zS、zN、zE及 zW代表四个点的高度，这四个点位于距离2英寸的主体中心点24mm处，并且规 则地围绕中心点间隔90°。高度沿着在主体中心处基本垂直于主体的表面的z轴测 得。与衬底直径(d)相比弓曲值(h)可以很小。垂直方向可以是测量工具的基 准面(衬底置于该基准面上)的法线。对于不同直径的衬底，用于测量弓曲的远 离中心的四个点可以位于距离主体中心至少约90％半径大小的位置，并且优选地 位于距离主体中心95％半径大小的位置。例如，在具有4英寸直径的衬底主体上， 环形上的四个点可以位于距离主体中心点48mm的位置。弓曲(h)、衬底主体直 径(d)以及物理曲率半径(ρ)之间的关系可以限定为ρ＝d2/8h。

此外，根据在此的实施方案的工艺形成的主体可以具有特定的总厚度变化 (total thickness variation，TTV)。例如，TTV可以不大于约50μm，例如不大于约 20μm、不大于约10μm、不大于约5μm或甚至不大于约2μm。TTV可以利用来 自SygmaTech的标准计量学工具测量。然而，在某些示例中，TTV可以为至少约 5μm，例如至少约10μm或至少约15μm。应当了解，主体可以具有在以上所提到 的最小值和最大值的任何值之间的范围内的TTV。

通常，独立的衬底可以具有限定了特定直径的圆盘状形状。例如，主体的直 径可以为至少约2英寸(大约5.1cm)、至少约3英寸(大约7.6cm)、至少约10cm (大约4英寸)、至少约15cm(大约6英寸)、至少约20cm(大约8英寸)或甚至 至少约30.5cm(大约12英寸)。在另外的实施方案中，不大于约12英寸(大约 30.5cm)、不大于约11英寸(大约27.9cm)、不大于约10英寸(大约25.4cm)或 者不大于约9英寸(大约22.9cm)。应当了解，衬底的直径可以在以上所提到的最 小值和最大值的任何值之间的范围内。例如，衬底的直径可以在至少约2英寸(大 约5.1cm)到不大于约12英寸(大约30.5cm)之间的范围内，在至少约3英寸(大 约7.6cm)到不大于约11英寸(大约27.9cm)之间的范围内，在至少约4英寸(大 约10cm)到不大于约10英寸(大约25.4cm)之间的范围内，或者在至少约5英 寸(大约12.7cm)到不大于约9英寸(大约22.9cm)之间的范围内。

在某些实施方案中，独立的衬底可以具有衬底上表面的表面面积。在某些实 施方案中，该表面面积可以为至少约20.2cm²、至少约45.4cm²、至少约78.5cm²、 至少约176.6cm²、至少约314.2cm²或者至少约730.6cm²。在进一步的实施方案中， 该表面面积可以不大于约730.6cm²，不大于约615.8cm²，不大于约506.7cm²， 不大于约415.5cm²。应当了解，该表面面积可以在以上所提到的最小值和最大值 的任何值之间的范围内。例如，该表面面积可以在至少约20.2cm²到不大于约730.6 cm²之间的范围内，在至少约45.4cm²到不大于约615.8cm²之间的范围内，在至少 约78.5cm²到不大于约506.7cm²之间的范围内，或者在至少约176.6cm²到不大于 约415.5cm²之间的范围内。

在本实施方案的一个具体方面，对于100×100μm²的区域，主体可以具有不大 于约1微米、不大于约0.1微米、不大于约0.05微米、不大于约0.01微米、不大 于约0.001微米(1nm)或甚至不大于约0.0001微米(0.1nm)的上表面和/或后表 面的平均表面粗糙度(R_a)。

特别地，半导体衬底的主体可以形成为具有特定的晶体弓曲。特别地，虽然 物理弓曲可以利用计量法直接测得，而晶体弓曲可以从通过X射线衍射对晶体的 曲率半径的测量得到。物理弓曲与晶体弓曲可以是相同的，而在更多情况下(取 决于精加工工艺)可以是明显不同的。

晶体弓曲可以按照半导体衬底主体内的晶体材料的弯曲根据相对于完美平面 的晶体形态的偏差来测量。晶体的测量通过X射线衍射根据下述方法来执行，所 述方法公开在由Paul F.Fewster编写的“半导体X射线散射(X-ray scattering from  semiconductors)”书中的第4.3.5章中，基于公式4.12得到曲率半径ρ＝ (x₁-x₂)/(ω1-ω2)，其中“ρ”为曲率半径，“x”为试样的位置，而“ω”为在这个位置在ω 扫描中的的衍射峰值的最大值的角度位置。即，例如，主体的弯曲可以很小而显 示为基本没有弓曲。根据一个实施方案，主体可以具有小于约200微米的晶体弓 曲。在另外的示例中，弓曲可以更小，例如不大于约100微米、不大于约75微米、 不大于约50微米、不大于约25微米、不大于约10微米或甚至不大于约2微米。 曲率半径ρ可以利用X’Pert Pro帕纳科装置通过X射线衍射法测得。对于2英寸 直径的晶片，曲率半径(ρ)由沿着直径越过40mm的范围的9个ω扫描峰位来确 定。

根据另一个实施方案，独立衬底生产批次可以利用在此的实施方案的方法来 形成。具体地，生产批次可以包括至少10个衬底、至少20个衬底或者至少50个 衬底，这些衬底可以从更大存储量的衬底中随机选取。生产批次可以包括，但并 不必须包括，一系列使用相同的工艺形成并且旨在具有相同的几何学和晶体学特 征的衬底。在某些实施方案中，生产批次可以包括至少10个衬底、至少20个衬 底、至少50个衬底、至少100个衬底、至少500个衬底或者至少1000个衬底。 这些衬底的每个具有本发明所描述的那些特征。对于具体的实施方案，可以形成 至少20个衬底的生产批次，其中，衬底的每一个具有本发明所描述的那些特征。

此外，生产批次作为整体，可以具有特定的特征。例如，衬底生产批次可以 具有不大于约1度的切角批次标准偏差。切角批次标准偏差可以为基于对于生产 批次中衬底的每个的平均切角(α)的标准偏差。即，对于每个衬底，可以计算出 平均切角(α)，并且标准偏差由对于20个衬底中的每个衬底在每个衬底的中心计 算得到的平均切角而计算得出。在另一个实施方案中，生产批次包括不大于约0.05 度、不大于约0.03度、不大于约0.02度、不大于约0.01度、不大于约0.005度或 甚至不大于约0.001度的批次切角标准偏差(STα)。然而，在某些示例中，批次 切角标准偏差可以为至少约0.0001度或至少约0.0005度。应当了解，批次切角标 准偏差可以在以上所提到的最小值和最大值的任何值之间的范围内。

衬底生产批次也可以具有切角变化量标准偏差(ST2β)。对于生产批次的切角 变化量标准偏差(ST2β)是在生成批次中的20个衬底的每个的平均切角变化量 (2β)的标准偏差。即，对于每一个衬底，可以计算出切角变化量(2β)，并且由 对于20个衬底的每个的平均切角变化量(2β)，可以计算出对于整个生产批次的 平均切角变化量的标准偏差(ST2β)。在一个实施方案中，生产批次可以具有不大于 约1度、不大于约0.95度、不大于约0.9度、不大于约0.85度、不大于约0.8度、 不大于约0.75度、不大于约0.7度、不大于约0.6度、不大于约0.4度、不大于约 0.1度、不大于约0.09度、不大于约0.05度、不大于约0.03度、不大于约0.01度、 不大于约0.008度、不大于约0.005度或者不大于约0.001度的批次切角变化量标 准偏差。然而，在某些示例中，对于生产批次的切角变化量标准偏差可以为至少 约0.0001度或至少约0.0005度。应当了解，生产批次的切角变化量可以在以上所 提到的最小值和最大值的任何值之间的范围内。

衬底生产批次也可以具有平均批次直径。平均批次直径可以是批次中每个衬 底直径的平均值。在某些实施方案中，生产批次可以具有至少约2英寸(5.1cm)、 至少约3英寸(7.6cm)、至少约4英寸(10cm)、至少约5英寸(12.7cm)或者至 少约6英寸(15cm)的衬底平均批次直径。在进一步的实施方案中，生产批次可 以具有不大于约12英寸(大约30.5cm)、不大于约11英寸(大约27.9cm)、不大 于约10英寸(大约25.4cm)或者不大于约9英寸(大约22.9cm)平均批次直径。 应当了解，生产批次可以具有在以上所提到的最小值和最大值的任何值之间的范 围内的平均批次衬底直径。例如，生产批次可以具有在至少约2英寸(大约5.1cm) 到不大于约12英寸(大约30.5cm)之间的范围内、在至少约3英寸(大约7.6cm) 到不大于约11英寸(大约27.9cm)之间的范围内、在至少约4英寸(大约10cm) 到不大于约10英寸(大约25.4cm)之间的范围内或者在至少约5英寸(大约12.7cm) 到不大于约9英寸(大约22.9cm)之间的范围内的衬底平均批次直径。

衬底生产批次也可以具有平均批次表面面积。平均批次表面面积可以是批次 中每个衬底表面面积的平均值。在某些实施方案中，生产批次可以具有至少约20.2 cm²、至少约45.4cm²、至少约78.5cm²、至少约126.7cm²或至少约176.6cm²的平 均批次表面面积。在进一步的实施方案中，生产批次可以具有不大于约730.6cm²， 不大于约615.8cm²，不大于约506.7cm²，不大于约415.5cm²的平均批次表面面 积。应当了解，平均批次表面面积可以在以上所提到的最小值和最大值的任何值 之间的范围内。例如，生产批次可以具有在至少约20.2cm²到不大于约730.6cm²之间的范围内，在至少约45.4cm²到不大于约615.8cm²之间的范围内，在至少约 78.5cm²到不大于约506.7cm²之间的范围内，或者在至少约176.6cm²到不大于约 415.5cm²之间的范围内的平均表面面积。

在某些实施方案中，生产批次可以包括多个衬底，其中每个衬底可以包括覆 盖在生产批次中的每个衬底上的薄缓冲层。如在此所描述的，薄缓冲层的每一个 利用相同的工艺形成并旨在具有相同的几何学与晶体学特征。根据这些实施方案， 生产批次可以具有平均批次缓冲层厚度。平均批次缓冲层厚度为每个缓冲层厚度 的平均值。根据另一个实施方案，平均批次缓冲层厚度可以不大于约1.2μm、不 大于约1.1μm、不大于约1.0μm、不大于约0.9μm、不大于约0.8μm、不大于约 0.7μm、不大于约0.6μm、不大于约0.5μm、不大于约0.4μm或者不大于约0.3μm。 根据另一个实施方案，平均批次缓冲层厚度可以为至少约0.02μm、至少约0.04μm、 至少约0.08μm、至少约0.1μm、至少约0.2μm或者至少约0.3μm。应当了解， 平均批次缓冲层厚度可以在以上所提到的最小值和最大值的任何值之间的范围 内。例如，平均批次缓冲层厚度可以在至少约0.02μm到不大于约1.2μm之间的 范围内，在至少约0.05μm到不大于约1.1μm之间的范围内，在至少约0.08μm到 不大于约1.0μm之间的范围内，在至少约0.1μm到不大于约0.8μm之间的范围内， 或者在至少约0.2到不大于约0.5μm之间的范围内。在具体而非限制性的实施方 案中，平均批次缓冲层厚度可以为约0.3μm。

已经注意到，在半导体材料(例如氮化镓)中某些元素(例如铟(In))的结 合会随着切角(α)而变化。实际上，随着切角增大，铟结合效率会下降。在In_xGa_1-xN 合金中的铟成分决定了发光二极管和激光二极管(LEDs和LDs)中的发射波长。 根据行业标准，在整个晶片的波长变化范围不应超过2nm，并且标准偏差应该低 于1nm。根据关于蓝宝石衬底的报告结果，0.5°的切角会诱发LED波长改变10nm， 这对于蓝光LED生产是无法接受的。因此，为了将在整个晶片上的LED发光波长 控制在1nm的范围内，无关于衬底的尺寸，要将在整个蓝宝石衬底的切角变化量 控制为小于0.2度(+/-0.1度)。根据实施方案，在本发明所述的独立衬底上可以形 成多个电子结构。该电子结构可以包括光电子器件，例如发光二极管(LEDs)、激 光二极管(LDs)或者配置为发射特定光波长的其他微电子结构。在某些实施方案 中，形成于衬底上的电子结构(例如光电子器件)可以具有光发射波长标准偏差 (σ)。光发射波长标准偏差可以利用相关技术中已知的方法测量，例如光致发光 (photoluminescences，PL)。根据实施方案，PL扫描可以在室温下在形成于衬底上 的LED结构上进行。LED结构可以以可见光谱发射。光发射波长可以在约400nm 到约550nm之间的范围内。可以精确地测量最大发射强度的波长变化，并且可以 确定光发射波长标准偏差。

根据另一个实施方案，光发射波长标准偏差可以不大于约1.3nm、不大于约 1.2nm、不大于约1.1nm、不大于约1nm、不大于约0.9nm或者不大于约0.8nm。 根据另一个实施方案，光发射波长标准偏差(σ)可以为至少约0.01nm、至少约 0.05nm、至少约0.1nm、至少约0.2nm、至少约0.3nm或者至少约0.5nm。应当了 解，波长标准偏差可以在以上所提到的最小值和最大值的任何值之间的范围内。 例如，光发射波长标准偏差(σ)可以在至少约0.01nm到不大于约1.3nm之间的 范围内，在至少约0.05nm到至少约1.2nm之间的范围内，在至少约0.1nm到不大 于约1nm之间的范围内，或者在至少约0.2nm到不大于约0.9nm之间的范围内。

在另一个实施方案中，在约400nm到约550nm之间的波长范围内的波长，形 成于衬底上的光电子器件可以具有归一化的光发射波长标准偏差(nσ)。

归一化的光发射波长标准偏差为对衬底的表面面积进行归一化后的发射波长 标准偏差(σ)。根据实施方案，归一化的光发射波长标准偏差(nσ)可以不大于约 0.0641nm/cm²、不大于约0.0588nm/cm²、不大于约0.0539nm/cm ²、不大于约0.0490 nm/cm²、不大于约0.0441nm/cm²或者不大于约0.0392nm/cm²。根据另一个实施 方案，归一化的光发射波长标准偏差可以为至少约1.4×10^-5nm/cm²、至少约 1.6×10^-5nm/cm²、至少约2.0×10^-5nm/cm²或者至少约2.4×10^-5nm/cm²。应当了解， 归一化的光发射波长标准偏差可以在以上所提到的最小值和最大值的任何值之间 的范围内。例如，归一化的光发射波长标准偏差可以在至少约1.4X10^-5nm/cm²到 不大于约0.0641nm/cm²之间的范围内，在至少约1.6X10^-5nm/cm²到不大于约 0.0588nm/cm²之间的范围内，在至少约2.0X10^-5nm/cm²到不大于约0.0539nm/cm²之间的范围内，或者在至少约2.4X10^-5nm/cm²到不大于约0.0490nm/cm²之间的范 围内。

根据另一个实施方案，电子结构可以形成于如本发明所述的独立衬底上的缓 冲层的上表面上。根据可选的实施方案，电子结构可以形成于覆盖在缓冲层上表 面之上的外延层上。电子结构可以包括光电子结构(例如LEDs或LDs)或者微 电子结构(例如晶体管)。在某些实施方案中，光电子结构可以包括多个形成于如 本发明所描述的具有缓冲层的独立衬底上的光电子器件。根据实施方案，形成于 缓冲层的上表面之上的多个光电子器件可以直接接触缓冲层。

根据一个实施方案，多个光电子器件可以形成于本发明所描述的衬底生产批 次的每个衬底之上。在进一步的实施方案中，在约400nm到550nm之间的范围内 的波长，生产批次可以具有不大于约1.3nm发射标准偏差，例如，不大于约1.2nm、 不大于约1.1nm、不大于约1nm、不大于约0.9nm或者不大于约0.8nm。在另一个 实施方案中，批次光发射波长标准偏差(σ)可以为至少约0.01nm、至少约0.05nm、 至少约0.1nm、至少约0.2nm、至少约0.3nm或者至少约0.5nm。应当了解，批次 光发射波长标准偏差(σ)可以在至少约0.01nm到不大于约1.3nm之间的范围内， 在至少约0.05nm到不大于约1.2nm之间的范围内，在至少约0.1nm到不大于约1nm 之间的范围内，或者在至少约0.2nm到不大于约0.9nm之间的范围内。

根据另一个实施方案，在约400nm到550nm之间的范围内的波长，具有形成 于每个衬底之上的光电子器件的衬底生产批次可以具有不大于约0.0641nm/cm²的 归一化的批次光发射波长标准偏差，例如不大于约0.0588nm/cm²、不大于约0.0539 nm/cm ²、不大于约0.0490nm/cm²、不大于约0.0441nm/cm²或者不大于约0.0392 nm/cm²。而在另一个实施方案中，为至少约7.9×10^-7nm/cm²、至少约1.2×10^-6nm/cm²、至少约2.2×10^-6nm/cm²或者至少约4.9×10^-6nm/cm²。应当了解，归一化 的批次光发射标准偏差可以在以上所提到的最小值和最大值的任何值之间的范围 内。

许多不同的方面和实施方案是可能的。这些方面和实施方案的一些在此进行 了描述。在阅读本说明书后，本领域技术人员将会了解，这些方面和实施方案仅 是说明性的，而并不限制本发明的范围。此外，本领域技术人员将会理解，对于 某些包括模拟电路的实施方案，利用数字电路也可类似地实现，反之亦然。实施 方案可以参照如下所列项目中的任何一个或多个项目。

项目1.包括III-V族材料并具有上表面的衬底，该衬底包括限定在所述上表 面与晶体参考面之间的切角(α)，所述衬底进一步包括不大于1度的切角变化量 (2β)。

项目2.衬底包括：主体，其包括III-V族材料并具有上表面，该主体包括限 定在所述上表面与晶体参考面之间的切角(α)，该主体进一步包括切角变化量(2β)； 缓冲层，其包括III-V族材料并与主体的上表面邻接，其中该缓冲层具有不大于约 1.3μm的平均厚度。

项目3.衬底包括：主体，其包括III-V族材料并具有上表面，该主体包括限 定在所述上表面与晶体参考面之间的切角(α)，该主体进一步包括切角变化量(2β)； 缓冲层，其包括III-V族材料并与所述主体的上表面邻接，其中该缓冲层具有上表 面，该缓冲层和所述主体包括限定在所述缓冲层的上表面与晶体参考面之间的切 角(α)，所述缓冲层和所述主体进一步包括切角变化量(2β)，该切角变化量(2β)小于 所述主体的切角变化量(2β)。

项目4.根据项目2-3中任何一项所述的衬底，其中，所述主体为精加工主体。

项目5.根据前述项目中任何一项所述的衬底，其中，所述衬底进一步包括多 个布置为与所述缓冲层上表面邻接的光电子器件，其中，所述多个光电子器件具 有不大于1.3nm的平均光发射波长标准偏差。

项目6.根据项目5所述的衬底，其中，所述多个光电子器件具有不大于约 1.2nm、不大于约1nm、不大于约0.9nm或者甚至不大于约0.8nm的平均光发射波 长标准偏差。

项目7.根据项目6所述的衬底，其中，所述多个光电子器件具有不大于约1nm 的平均光发射波长标准偏差。

项目8.根据前述项目中任何一项所述的衬底，其中，主体和缓冲层的切角(α) 不大于约2度、不大于约1.5度、不大于约1度、不大于约0.8度、不大于约0.6 度、不大于约0.4度或者不大于约0.2度。

项目9.根据前述项目中任何一项所述的衬底，其中，主体和缓冲层的切角(α) 为至少约0.1度、至少约0.2度、至少约0.3度或者甚至至少约0.6度。

项目10.根据前述项目中任何一项所述的衬底，其中，主体和缓冲层的切角 变化量(2β)不大于约1度、不大于约0.95度、不大于约0.9度、不大于约0.85度、 不大于约0.8度、不大于约0.75度、不大于约0.7度、不大于约0.6度、不大于约 0.4度、不大于约0.2度、不大于约0.16度、不大于约0.14度，或者甚至不大于约 0.1度、不大于约0.08度，或者甚至不大于约0.06度。

项目11.根据前述项目中任何一项所述的衬底，其中，主体和缓冲层的切角 变化量(2β)为至少约0.005度或至少约0.008度。

项目12.根据前述项目中任何一项所述的衬底，其中，所述主体包括氮元素。

项目13.根据前述项目中任何一项所述的衬底，其中，所述主体包括镓元素。

项目14.根据前述项目中任何一项所述的衬底，其中，所述主体包括氮化镓。

项目15.根据项目14所述的衬底，其中，所述主体基本上由氮化镓构成。

项目16.根据前述项目中任何一项所述的衬底，其中，所述主体包括平均厚 度为不大于约3mm、不大于约2mm、不大于约1mm、不大于约800微米、不大 于约500微米、不大于约400微米、不大于约300微米、不大于约200微米或者 不大于约100微米。

项目17.根据前述项目中任何一项所述的衬底，其中，所述缓冲层包括氮元 素。

项目18.根据前述项目中任何一项所述的衬底，其中，所述缓冲层包括镓元 素。

项目19.根据前述项目中任何一项所述的衬底，其中，所述缓冲层包括氮化 镓。

项目20.根据前述项目中任何一项所述的衬底，其中，所述缓冲层基本上由 氮化镓构成。

项目21.根据前述项目中任何一项所述的衬底，其中，主体的上表面包括GaN 晶体的Ga-面。

项目22.根据前述项目中任何一项所述的衬底，其中，缓冲层的上表面包括 GaN晶体的Ga-面。

项目23.根据前述项目中任何一项所述的衬底，其中，所述晶体参考面包括 选自下组的面：a-面、m-面、r-面、c-面和半极面。

项目24.根据项目23所述的衬底，其中，所述晶体参考面为c-面。

项目25.根据前述项目中任何一项所述的衬底，其中，晶体学参考面向选自 下组的晶面倾斜：a-面、r-面、m-面和c-面。

项目26.根据前述项目中任何一项所述的衬底，其中，主体和缓冲层包括弓 曲，所述弓曲限定至少约3m、至少约5m、至少约10m、至少约50m、至少约100m 或甚至至少约200m的曲率半径。

项目27.根据前述项目中任何一项所述的衬底，其中，所述主体包括至少约2 英寸(5.1cm)、至少约3英寸(7.6cm)、至少约4英寸(10cm)的直径。

项目28.根据前述项目中任何一项所述的衬底，其中，缓冲层的上表面包括 不大于约1微米、不大于约0.1微米、不大于约0.05微米、不大于约0.001微米甚 至不大于约0.0001微米(0.1nm)的平均表面粗糙度。

项目29.根据前述项目中任何一项所述的衬底，其中，主体的上表面包括不 大于约1x10⁸cm^-2,、不大于约5x10⁷cm^-2、不大于约1x10⁷cm^-2、不大于约5x10⁶cm^-2或者不大于约1x10⁶cm^-2的缺陷密度。

项目30.包括至少20个衬底的衬底生产批次，批次中的衬底的每一个包括 III-V族材料并具有上表面，主体包括限定在上表面与晶体参考面之间的切角(α)， 所述衬底进一步包括不大于约1度的切角变化量(2β)。

项目31.包括了至少20个衬底的衬底生产批次，批次中衬底的每一个包括 III-V族材料并具有上表面，主体包括限定在所述上表面与晶体参考面之间的切角 (α)，所述衬底进一步包括不大于约1度的切角变化量(2β)。

项目32.根据项目30-31中任何一项所述的衬底生产批次，其中，生产批次中 的衬底的每一个的主体和缓冲层都包括氮元素。

项目33.根据项目30-32中任何一项所述的衬底生产批次，其中，生产批次中 的衬底的每一个的主体和缓冲层都包括镓元素。

项目34.根据项目30-33中任何一项所述的衬底生产批次，其中，生产批次中 的衬底的每一个的主体和缓冲层都包括氮化镓。

项目35.根据项目30-34中任何一项所述的衬底生产批次，其中，生产批次中 的衬底的每一个的主体和缓冲层都包括弓曲，所述弓曲限定至少约1.5m、至少约 1.8m、至少约2m、至少约2.5m、至少约3m、至少约5m、至少约10m、至少约 50m、至少约100m或甚至至少约200m的曲率半径。

项目36.根据项目30-35中任何一项所述的衬底生产批次，其中，生产批次中 的衬底的每一个的主体和缓冲层都包括不大于约3μm的总厚度变化量(TTV)。

项目37.根据项目30-36中任何一项所述的衬底生产批次，其中，生产批次中 衬底的每一个的主体都包括至少约2英寸(5.1cm)、至少约3英寸(7.6cm)、至 少约4英寸(10cm)的直径。

项目38.根据项目30-37中任何一项所述的衬底生产批次，其中，切角变化量 (2β)不大于约1度、不大于约0.95度、不大于约0.9度、不大于约0.85度、不大于 约0.8度、不大于约0.75度、不大于约0.7度、不大于约0.6度、不大于约0.4度、 不大于约0.16度、不大于约0.14度，甚至不大于约0.1度、不大于约0.08度甚至 不大于约0.06度。

项目39.根据项目30-38中任何一项所述的衬底生产批次，其中，切角变化量 (2β)为至少约0.005度或至少约0.008度。

项目40.根据项目30-39中任何一项所述的衬底生产批次，其中，切角(α)为 不大于约2度、不大于约1.5度、不大于约1度、不大于约0.8度或者不大于约0.6 度。

项目41.根据项目30-40中任何一项所述的衬底生产批次，其中，切角(α)为 至少约0.1度、至少约0.2度、至少约0.3度或甚至至少约0.6度。

项目42.根据项目30-41中任何一项所述的衬底生产批次，其中，所述生产批 次包括不大于约0.05度、不大于约0.03度、不大于约0.02度、不大于约0.01度、 不大于约0.005度或者不大于约0.001度以及至少约0.0001度或至少约0.0005度 的批次切角标准偏差(STα)。

项目43.根据项目30-42中任何一项所述的衬底生产批次，其中，所述生产批 次包括批次中所有衬底之间的不大于约1度、不大于约0.95度、不大于约0.9度、 不大于约0.85度、不大于约0.8度、不大于约0.75度、不大于约0.7度、不大于 约0.6度、不大于约0.4度、不大于约0.1度、不大于约0.09度、不大于约0.05度、 不大于约0.03度、不大于约0.01度、不大于约0.008度、不大于约0.005度或者 不大于约0.001度，以及至少约为0.0001度或至少约为0.0005度的切角变化量标 准偏差(ST2β)。

项目44.光电子结构包括形成于包括III-V族材料并具有上表面的衬底上的多 个光电子器件，所述衬底包括限定在所述上表面与晶体参考面之间的切角(α)，所 述衬底进一步包括了切角变化量(2β)，其中，所述多个光电子器件具有不大于1.3 nm的平均光波长标准偏差。

项目45.根据项目44所述的光电子结构，其中，所述多个光电子器件具有不 大于1.3nm、不大于1.2nm、不大于1nm、不大于0.9nm或甚至不大于0.8nm的平 均光发射波长标准偏差。

项目46.一种形成衬底的方法包括：提供包括III-V族材料的主体，该主体具 有上表面和相对于上表面的后表面，其中，所述主体的上表面具有台面和台阶的 排列；对所述主体的上表面进行至少一道精加工操作；以及在所述主体的上表面 形成包括III-V族材料的缓冲层，该缓冲层具有上表面和与所述主体邻接的后表面， 其中，所述缓冲层的上表面具有比所述主体的上表面更均匀的台面和台阶的排列。

项目47.根据项目46的方法，其中，在形成了缓冲层之后，所述主体包括限 定在所述上表面和晶体参考面之间的切角。

项目48.根据项目47所述的方法，其中，在形成缓冲层之后，所述切角(α) 为不大于约2度、不大于约1.5度、不大于约1度、不大于约0.8度或者不大于约 0.6度。

项目49.根据项目46-48的任何一项所述的方法，其中，在形成了缓冲层之后， 所述衬底包括不大于约1度、不大于约0.8度、不大于约0.6度、不大于约0.5度、 不大于约0.4度、不大于约0.3度、不大于约0.2度、不大于约0.16度、不大于约 0.14度或甚至不大于约0.1度、不大于约0.08度或甚至不大于约0.06度的切角变 化量(2β)。

项目50.根据项目46-49的任何一项所述的方法，进一步包括通过III-V族材 料的外延生长形成主体。

项目51.根据项目50所述的方法，其中，形成所述主体包括在衬底上的III-V 族材料的异质外延生长。

项目52.根据前述项目中的任何一项所述的方法，其中，缓冲层通过外延淀 积形成。

项目53.根据前述项目中的任何一项所述的方法，其中，缓冲层通过MOCVD 工艺形成。

项目54.根据前述项目中的任何一项所述的方法，其中，缓冲层以2D生长模 式形成。

项目55.衬底包括：主体，其包括III-V族材料并具有上表面；和缓冲层，其 包括III-V族材料并与所述主体的上表面邻接，其中，所述缓冲层具有在至少约0.01 μm到不大于约1.3μm之间的范围内的平均厚度。

项目56.根据项目55所述的衬底，其中，所述缓冲层具有不大于约1.2μm、 不大于约1.1μm、不大于约1.0μm、不大于约0.9μm、不大于约0.8μm、不大于 约0.7μm、不大于约0.6μm、不大于约0.5μm、不大于约0.4μm或者不大于约0.3 μm的平均厚度。

项目57.根据项目55所述的衬底，其中，所述缓冲层具有至少约0.02μm、 至少约0.04μm、至少约0.08μm、至少约0.1μm、至少约0.2μm或者至少约0.3μm 的平均厚度。

项目58.根据项目55所述的衬底，其中，所述缓冲层具有在至少约0.02μm 到不大于约1.2μm之间的范围内，在至少约0.04μm到不大于约1.1μm之间的范 围内，在至少约0.08μm到不大于约1.0μm之间的范围内，或者在至少约0.1μm 到不大于约0.8μm之间的范围内的平均厚度。

项目59.根据项目55所述的衬底，其中，所述缓冲层直接接触所述主体。

项目60.根据项目55所述的衬底，其中，所述主体包括氮元素。

项目61.根据项目55所述的衬底，其中，所述主体包括镓元素。

项目62.根据项目55所述的衬底，其中，所述主体包括氮化镓。

项目63.根据项目55所述的衬底，其中，所述缓冲层包括氮化镓。

项目64.根据项目55所述的衬底，其中，所述缓冲层基本上由氮化镓构成。

项目65.衬底结构包括：衬底，其包括III-V族材料并具有上表面；和多个光 电子器件，各覆盖在所述衬底的上表面，其中，在约400nm到约550nm的范围 内的波长，覆盖在所述衬底上表面上的多个光电子器件具有不大于约0.0641 nm/cm²的归一化的光发射波长标准偏差(nσ)。

项目66.根据项目65所述的衬底结构，其中，nσ为对衬底的表面面积进行归 一化的光发射波长标准偏差，所述衬底具有至少约2英寸(5.1cm)的直径。

项目67.根据项目65所述的衬底，其中，所述衬底具有至少约2英寸(5.1cm)、 至少约3英寸(7.6cm)、至少约4英寸(10cm)、至少约5英寸(12.7cm)或者至 少约6英寸(15cm)的直径。

项目68.根据项目65所述的衬底，其中，所述衬底具有不大于约12英寸(大 约30.5cm)、不大于约11英寸(大约27.9cm)、不大于约10英寸(大约25.4cm) 或者不大于约9英寸(大约22.9cm)的直径。

项目69.根据项目65所述的衬底，其中，所述衬底具有直径，所述直径在至 少约2英寸(大约5.1cm)到不大于约12英寸(大约30.5cm)之间的范围内，在 至少约3英寸(大约7.6cm)到不大于约11英寸(大约27.9cm)之间的范围内， 在至少约4英寸(大约10cm)到不大于约10英寸(大约25.4cm)之间的范围内， 或者在至少约5英寸(大约12.7cm)到不大于9英寸(大约22.9cm)之间的范围 内。

项目70.根据项目65所述的衬底，其中，所述衬底具有至少约20.2cm²、至 少约45.4cm²、至少约78.5cm²、至少约126.7cm²或至少约176.6cm²的表面面积。

项目71.根据项目65所述的衬底，其中，所述衬底具有不大于约730.6cm²， 不大于约615.8cm²，不大于约506.7cm²，不大于约415.5cm²的表面面积。

项目72.根据项目65所述的衬底，其中，所述衬底具有表面面积，所述表面 面积在至少约20.2cm²到不大于约730.6cm²之间的范围内，在至少约45.4cm²到 不大于约615.8cm²之间的范围内，在至少约78.5cm²到不大于506.7cm²之间的范 围内，或者在至少约176.6cm²到不大于约415.5cm²之间的范围内。

项目73.根据项目65所述的衬底，其中，光发射波长标准偏差不大于约1.3nm、 不大于约1.2nm、不大于约1.1nm、不大于约1nm、不大于约0.9nm或者不大于约 0.8nm。

项目74.根据项目65所述的衬底，其中，光发射波长标准偏差(σ)为至少 约0.01nm、至少约0.05nm、至少约0.1nm、至少约0.2nm、至少约0.3nm或者至 少约0.5nm。

项目75.根据项目65所述的衬底，其中，光发射波长标准偏差(σ)在至少 约0.01nm到不大于约1.3nm之间的范围内，在至少约0.05nm到不大于约1.2nm 之间的范围内，在至少约0.1nm到不大于约1nm之间的范围内，或者在至少约0.2 到不大于约0.9nm之间的范围内。

项目76.根据项目65所述的衬底，其中，nσ不大于约0.0588nm/cm²、不大 于约0.0539nm/cm ²、不大于约0.0490nm/cm²、不大于约0.0441nm/cm²或者不大 于约0.0392nm/cm²。

项目77.根据项目65所述的衬底，其中，nσ为至少约1.4×10^-5nm/cm²、至少 约1.6×10^-5nm/cm²、至少约2.0×10^-5nm/cm²或者至少约2.4×10^-5nm/cm²。

项目78.根据项目65所述的衬底，其中，nσ在至少约1.4×10^-5nm/cm²到不 大于约0.0641nm/cm²之间的范围内，在至少约1.6×10^-5nm/cm²到不大于约0.0588 nm/cm²之间的范围内，在至少约2.0×10^-5nm/cm²到不大于约0.0539nm/cm²之间 的范围内，在至少约2.4×10^-5nm/cm²到不大于约0.0490nm/cm²之间的范围内。

项目79.根据项目65所述的衬底，包括与上表面邻接的III-V族材料的缓冲 层，其中，所述缓冲层具有在至少约0.01μm到不大于约1.3μm之间的范围内的 平均厚度。

项目80.根据项目65所述的衬底，其中，所述衬底包括氮元素。

项目81.根据项目65所述的衬底，其中，所述衬底包括镓元素。

项目82.根据项目79所述的衬底，其中，所述缓冲层包括氮化镓。

项目83.根据项目79所述的衬底，其中，所述缓冲层基本上由氮化镓构成。

项目84.根据项目79所述的衬底，其中，所述缓冲层具有厚度为在至少约0.02 μm到不大于约1.2μm之间的范围内，在至少约0.04μm到不大于约1.1μm之间的 范围内，在至少约0.08μm到不大于约1.0μm之间的范围内，在至少约0.1μm到 不大于约0.8μm之间的范围内，或者在至少约0.2μm到不大于约0.5μm之间的范 围内。

项目85.根据项目65所述的衬底，其中，多个光电子器件包括III-V族材料。

项目86.根据项目65所述的衬底，其中，多个光电子器件包括合金。

项目87.根据项目65所述的衬底，其中，多个光电子器件包括In_xGa_1-xN， 0<X<1。

项目88.衬底包括：主体，其包括III-V族材料并具有上表面；和缓冲层，其 包括III-V族材料且覆盖在所述主体的上表面之上，并具有在至少约0.01μm到不 大于约1.3μm之间的范围内的平均厚度；其中，所述衬底配置为提供用于形成多 个光电子器件的表面，所述多个光电子器件覆盖在所述缓冲层上，并且在约420nm 到约500nm的范围内的波长具有不大于约0.0641nm/cm²的归一化的光发射波长 标准偏差(nσ)。

项目89.根据项目88所述的衬底，其中，所述缓冲层具有厚度为在至少约0.02 μm到不大于约1.2μm之间的范围内，在至少约0.04μm到不大于约1.1μm之间的 范围内，在至少约0.08μm到不大于约1.0μm之间的范围内，在至少约0.1μm到 不大于约0.8μm之间的范围内，或者在至少约0.2μm到不大于约0.5μm之间的范 围内。

项目90.根据项目88所述的衬底，其中，nσ为对衬底的表面面积进行归一化 后的光发射波长标准偏差，所述衬底具有至少约2英寸(5.1cm)的直径。

项目91.根据项目90所述的衬底，其中，所述光发射波长标准偏差不大于约 1.3nm、不大于约1.2nm、不大于约1.1、不大于约1nm、不大于约0.9nm或者不大 于约0.8nm。

项目92.根据项目90所述的衬底，其中，所述光发射波长标准偏差为至少约 0.01nm、至少约0.05nm、至少约0.1nm、至少约0.2nm、至少约0.3nm或者至少约 0.5nm。

项目93.根据项目90所述的衬底，其中，所述光发射波长标准偏差在至少约 0.01nm到不大于约1.3nm之间的范围内，在至少约0.05nm到不大于约1.2nm之间 的范围内，在至少约0.1nm到不大于约1.1nm之间的范围内，或者在至少约0.2nm 到不大于约1nm之间的范围内。

项目94.根据项目90所述的衬底，其中，nσ不大于约0.0588nm/cm²、不大 于约0.0539nm/cm ²、不大于约0.0490nm/cm²、不大于约0.0441nm/cm²或者不大 于约0.0392nm/cm²。

项目95.根据项目90所述的衬底，其中，nσ为至少约1.4×10^-5nm/cm²、至少 约1.6×10^-5nm/cm²、至少约2.0×10^-5nm/cm²或者至少约2.4×10^-5nm/cm²。

项目96.根据项目90所述的衬底，其中，nσ在至少约1.4×10^-5nm/cm²到不 大于约0.0641nm/cm²之间的范围内，在至少约1.6×10^-5nm/cm²到不大于约0.0588 nm/cm²之间的范围内，在至少约2.0×10^-5nm/cm²到不大于约0.0539nm/cm²之间 的范围内，或者在至少约2.4×10^-5nm/cm²到不大于约0.0490nm/cm²之间的范围内。

项目97.根据项目88所述的衬底，其中，所述主体包括氮元素。

项目98.根据项目88所述的衬底，其中，所述主体包括镓元素。

项目99.根据项目88所述的衬底，其中，所述缓冲层包括氮化镓。

项目100.根据项目88所述的衬底，其中，所述缓冲层基本上由氮化镓构成。

项目101.根据项目88所述的衬底，其中，所述多个光电子器件包括III-V族 材料。

项目102.根据项目88所述的衬底，其中，所述多个光电子器件包括合金。

项目103.根据项目88所述的衬底，其中，所述多个光电子器件包括In_xGa_1-xN， 0<X<1。

项目104.包括了至少大约10个衬底结构的衬底结构生产批次，其中，每一 个衬底结构包括衬底和布置在所述衬底上的多个光电子器件，在约420nm至约500 nm的波长，所述多个光电子器件具有不大于约0.0641nm/cm²的归一化的批次光 发射波长标准偏差。

项目105.根据项目105所述的生产批次，其中，衬底的每一个包括主体和缓 冲层，所述主体包括III-V族材料并具有上表面，所述缓冲层覆盖在主体的上表面 上，其中，所述生成批次具有在至少约0.01μm到不大于约1.3μm之间的范围内 的平均批次缓冲层厚度。

项目106.根据项目105所述的生产批次，其中，缓冲层的平均批次厚度在至 少约0.02μm到不大于约1.2μm之间的范围内，在至少约0.05μm到不大于约1.1μm 之间的范围内，在至少约0.08μm到不大于约1.0μm之间的范围内，在至少约0.1μm 到不大于约0.8μm之间的范围内，或者在至少约0.2μm到不大于约0.5μm之间的 范围内。

项目107.根据项目104所述的生产批次，其中，所述生产批次具有平均批次 衬底直径为至少约2英寸(5.1cm)、至少约3英寸(7.6cm)、至少约4英寸(10cm)、 至少约5英寸(12.7cm)或者至少约6英寸(15cm)。

项目108.根据项目104所述的生产批次，其中，所述生产批次具有不大于约 12英寸(大约30.5cm)、不大于约11英寸(大约27.9cm)、不大于约10英寸(大 约25.4cm)或者不大于约9英寸(大约22.9cm)的平均批次衬底直径。

项目109.根据项目104所述的生产批次，其中，所述生产批次具有平均批次 衬底直径为在至少约2英寸(大约5.1cm)到不大于约12英寸(大约30.5cm)之 间的范围内、在至少约3英寸(大约7.6cm)到不大于约11英寸(大约27.9cm) 之间的范围内、在至少约4英寸(大约10cm)到不大于约10英寸(大约25.4cm) 之间的范围内或者在至少约5英寸(大约12.7cm)到不大于约9英寸(大约22.9cm) 之间的范围内。

项目110.根据项目104所述的生产批次，其中，所述生产批次具有至少约20.2 cm²、至少约45.4cm²、至少约78.5cm²、至少约126.7cm²或至少约176.6cm²的平 均表面面积。

项目111.根据项目104所述的生产批次，其中，所述生产批次具有不大于约 730.6cm²、不大于约615.8cm²、不大于约506.7cm²，不大于约415.5cm²的平均 批次衬底表面面积。

项目112.根据项目104所述的生产批次，其中，所述生产批次具有衬底平均 表面面积为在至少约20.2cm²到不大于约730.6cm²之间的范围内，在至少约 45.4cm²到不大于约615.8cm²之间的范围内，在至少约78.5cm²到不大于506.7cm²之间的范围内，或者在至少约176.6cm²到不大于约415.5cm²之间的范围内。

项目113.根据项目104所述的生产批次，其中，归一化的光发射波长标准偏 差(nσ)为对平均批次表面面积进行归一化后的批次光发射标准偏差，所述生产 批次具有至少2英寸(5.1cm)的平均批次衬底直径。

项目114.根据项目113所述的生产批次，其中，批次光发射波长标准偏差不 大于约1.3nm、不大于约1.2nm、不大于约1nm、不大于约0.9nm或者不大于约 0.8nm。

项目115.根据项目113所述的生产批次，其中，批次光发射波长标准偏差为 至少约0.01nm、至少约0.05nm、至少约0.1nm、至少约0.2nm、至少约0.3nm或 者至少约0.5nm。

项目116.根据项目113所述的生产批次，其中，批次光发射波长标准偏差在 至少约0.01nm到不大于约1.3nm之间的范围内，在至少约0.05nm到不大于约 1.2nm之间的范围内，在至少约0.1nm到不大于约1nm之间的范围内，或者在至 少约0.2nm到不大于约0.9nm之间的范围内。

项目117.根据项目113所述的生产批次，其中，nσ不大于约0.0588nm/cm²、 不大于约0.0539nm/cm²、不大于约0.0490nm/cm²、不大于约0.0441nm/cm²或者 不大于约0.0392nm/cm²。

项目118.根据项目113所述的生产批次，其中，nσ为至少约1.4×10^-5nm/cm²、 至少约1.6×10^-5nm/cm²、至少约2.0×10^-5nm/cm²或者至少约2.4×10^-5nm/cm²。

项目119.根据项目113所述的生产批次，其中，nσ在至少约1.4×10^-5nm/cm²到不大于约0.0641nm/cm²之间的范围内，在至少约1.6×10^-5nm/cm²到不大于约 0.0588nm/cm²之间的范围内，在至少约2.0×10^-5nm/cm²到不大于约0.0539nm/cm²之间的范围内，或者在至少约2.4×10^-5nm/cm²到不大于约0.0490nm/cm²之间的范 围内。

项目120.根据项目105所述的生产批次，其中，每个主体包括氮元素。

项目121.根据项目105所述的生产批次，其中，每个主体包括镓元素。

项目122.根据项目105所述的生产批次，其中，每个主体包括氮化镓。

项目123.根据项目105所述的生产批次，其中，每个缓冲层包括氮化镓。

项目124.根据项目105所述的生产批次，其中，每个缓冲层基本上由氮化镓 构成。

项目125.形成衬底的方法包括：提供包括III-V族材料的主体；在所述主体 的上表面上形成包括III-V族材料的缓冲层，所述缓冲层具有上表面，并且具有在 至少约0.01μm到不大于约1.3μm之间的范围内的厚度。

项目126.根据项目125所述的方法，其中，形成缓冲层包括形成缓冲层，所 述缓冲层具有不大于约1.2μm、不大于约1.1μm、不大于约1.0μm、不大于约 0.9μm、不大于约0.8μm、不大于约0.7μm、不大于约0.6μm或者不大于约0.5μm 的厚度。

项目127.根据项目125所述的方法，其中，形成缓冲层包括形成具有至少约 0.02μm、至少约0.04μm、至少约0.08μm、至少约0.1μm或者至少约0.2μm的 厚度的缓冲层。

项目128.根据项目125所述的方法，其中，形成缓冲层包括形成具有这样的 厚度的缓冲层，所述厚度在至少约0.02μm到不大于1.2μm之间的范围内，在至 少约0.04μm到不大于约1.1μm之间的范围内，在至少约0.08μm到不大于约1.0μm 之间的范围内，在至少约0.1μm到不大于约0.8μm之间的范围内，或者在至少约 0.2μm到不大于约0.5μm之间的范围内。

项目129.根据项目125所述的方法，进一步包括在所述缓冲层的上表面上形 成多个光电子器件，其中，在约420nm到约500nm的范围内的波长，所述多个 光电子器件具有不大于约0.0641nm/cm²的归一化的光发射波长标准偏差(nσ)，其 中nσ为对所述衬底的表面面积进行归一化后的光发射波长标准偏差，所述衬底具 有至少约2英寸(5.1cm)的直径。

项目130.根据项目129所述的方法，其中，所述多个光电子器件具有不大于 约1.3nm、不大于约1.2nm、不大于约1.1nm、不大于约1.0nm或者不大于约0.8nm 的光发射波长标准偏差。

项目131.根据项目129所述的方法，其中，所述多个光电子器件具有至少约 0.01nm、至少约0.05nm、至少约0.1nm、至少约0.2nm、至少约0.3nm或者至少约 0.5nm的光发射波长标准偏差。

项目132.根据项目129所述的方法，其中，所述光发射波长标准偏差在0.01 nm到1.3nm之间的范围内，在0.05nm到1.2nm之间的范围内，在0.1到1.4 之间的范围内，或者在0.2到0.9nm之间的范围内。

项目133.根据项目129所述的方法，其中，所述主体包括氮元素。

项目134.根据项目129所述的方法，其中，所述主体包括镓元素。

项目135.根据项目129所述的方法，其中所述缓冲层包括氮化镓。

项目136.根据项目129所述的方法，其中，所述缓冲层基本上由氮化镓构成。

项目137.根据项目129所述的方法，其中，所述多个光电子器件包括III-V 族材料。

项目138.根据项目129所述的方法，其中，所述多个光电子器件包括合金。

项目139.根据项目129所述的方法，其中，所述多个光电子器件包括 In_xGa_1-xN，0<X<1。

案例

提供下面的案例以帮助阐明在此描述的改进。

LED试样2-15制造在GaN衬底2-15上。衬底的每个具有约为2英寸的直径。 LED试样具有相同的结构并且在同样的条件下进行制造与测试，不同之处在于衬 底厚度(300nm和400nm)、GaN缓冲层厚度、GaN衬底晶体曲率半径以及在整 个衬底的切角变化量。

晶体曲率半径和切角变化范围通过X射线分析确定。提供试样1(蓝宝石衬 底)以供对比。对各个特性的测量如在此所述而进行。

表1：

本发明的实施方案表现出与相关技术的脱离。虽然已形成某些体GaN衬底， 但是这些工艺通常不涉及在精加工操作之后在独立的GaN衬底上形成缓冲层。此 外，并没有有效地应对在衬底直径上的切角变化。本申请公开了用于形成使用特 定的特征的结合的半导电衬底的具体工艺，包括形成具有特定参数的薄缓冲层。 所述形成工艺便利于带具有特定特征的结合的主体的独立III-V族衬底的制造，所 述特征包括但不限于切角、切角变化量、弓曲、晶体弓曲、TTV、厚度、直径、 表面粗糙度、晶体取向、光发射波长标准偏差以及它们的组合。此外，在独立的 衬底上形成薄缓冲层不一定会改变衬底的参数(包括切角、切角变化量、弓曲以 及晶体弓曲)。此外，形成于如本发明所公开的独立衬底上的光电子器件可以在整 个独立衬底上具有更优的光波长标准偏差。此外，已证明本发明实施方案的工艺 在形成具有改进的尺寸特性和晶体学特性的衬底生产批次中是有用的。虽然并没 有完全理解，并且不希望联系于特定的理论，但是已经可以注意到对缓冲层厚度 的控制可以影响覆盖层和/或器件的形貌，并且值得注意且非常出乎意料地促进了 具有改进的性能的器件的形成。在上文中，对具体的实施方案的参考和某些部件 的连接是说明性的。如在执行本发明所讨论的方法时所应了解的那样，应当了解， 关于部件接合或连接是指在所述部件之间的直接连接或者通过一个或多个中间部 件的间接连接。同样地，以上所公开的主题应认为是说明性的，而非限制性的， 并且所附权利要求旨在覆盖落入本发明的真实范围的所有这些修改形式、增强形 式以及其他实施方案。因此，在法律所允许的最大范围内，本发明的范围由对所 附权利要求及其等价形式的所允许的最宽泛的解释来确定，并且不应受以上详细 描述的约束或限制。

本申请的摘要遵从专利法提供，并且以其不会用于解释或限制权利要求的范 围与含义的理解提交。此外，在上述具体实施方式中，为了简化本申请的目的， 各个特征可以集合在一起，或者在单一实施方案中进行描述。本申请不应当被解 释为表明所要求的实施方案需要比清晰地记载在每条权利要求中的特征更多的特 征。更确切地说，如随附权利要求所表明的那样，发明的主题可以涉及比公开的 实施方案中的任何一个的所有特征更少的特征。因此，随附的权利要求结合在具 体实施方式中，每一条权利要求独自成立，限定各自所要求的主题。