半刷新机制的双端口静态随机存储器单元

摘要

本发明提出了一种半刷新机制的双端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；单稳态锁存器包括上拉管及下拉管；传输门包括第一获取管、第二获取管、第三获取管及第四获取管。本发明相对传统双端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；本单元不要求上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第二获取管与第四获取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。

说明书

技术领域

本发明属于存储器设计技术领域，涉及一种静态随机存储器，特别是涉及一种半刷新机 制的双端口静态随机存储器单元。

背景技术

在随机存储器领域中，动态随机存储器相比静态随机存储器而言，其数据会由于电荷泄 露问题而需要添加周期性刷新电路，但是由于其存储密度高，所以成本相对较低；静态随机 存储器由于读写速度快，不需要额外刷新电路，外围电路结构相对简单。

随着集成电路发展需要，系统对中央处理器(CPU)要求更加苛刻，会增加CPU个数来 提供运算能力；CPU之间常常会传递高速度数据，对存储器速度要求较高，故常常在CPU 内部以及一级缓存甚至二级缓存都是由静态随机存储器(SRAM)构成。然而，由于CPU通 常会共享同一片SRAM；如果是用传统单端口SRAM单元实现时，只要有一个CPU访问其 SRAM时，另一个CPU会由于仲裁机制而增加访问时间，降低了访问速度。但是，双端口 SRAM单元时，由于两条独立的字线、数据线等信号线，所以，只要是两个CPU不针对同一 SRAM当中的同一个SRAM单元进行同时写或者一个写操作、一个读操作，那么CPU之间 可以互不影响的随机访问SRAM当中的单元，故提高了访问速度。

传统双端口静态随机存储器单元由8只管子构成，原理图如图1所示：由第一上拉管 (PU1)和第一下拉管(PD1)构成第一反相器；由第二上拉管(PU2)和第二下拉管(PD2) 构成第二反相器；再由第一反相器和第二反相器构成双稳态锁存器；再通过第一字线(WL1)、 第一位线1(BL1)和第一反位线1(BLB1)来控制第一获取管(AC1)和第二获取管(AC2) 来控制单元的读写操作；另外还可以通过第二字线2(WL2)、第二位线2(BL2)和第二反 位线2(BLB2)来控制第三获取管(AC3)和第四获取管(AC4)来控制单元的读写操作。

下面只以第一字线WL1、第一位线BL1及第一反位线BLB1一套读写机制来简单介绍双 端口静态随机存储器单元的操作：双端口静态随机存储器单元有写操作，读操作和空闲操作 三种操作。写操作，即是对双端口存储器单元已保存的数据进行清除，将即将要保存的数据 保存到节点中；举例来讲，写入低电平数据，如图1所示，外围电路选中对应的双端口存储 器单元后，将其第一位线BL1拉低、第一反位线BLB1抬高，然后再将第一字线WL1抬高， 第一位线BL1数据和第一反位线BLB1数据通过第一获取管AC1和第二获取管AC2分别写 到对应的第一存储节点(Q)和第二存储节点(QB)。读操作，即是对双端口存储器单元在 不改变原有数据的基础上，将数据读取到灵敏放大器中；举例来讲，原有数据为低电平(即 第一存储节点Q为低电平，第二存储节点QB为高电平)，如图1所示，外围电路选中对应 双端口存储器单元后，将其第一位线BL1和第一反位线BLB1都抬高，然后将第一字线WL1 抬高，此时第一位线BL1因为第一获取管AC1和第一下拉管PD1通路使得其电平较第一反 位线BLB1较低，通过灵敏放大器将电压差放大，从而正确读取单元所存储数据。空闲操作， 即是不对单元进行读操作或者写操作；如图1所示，第一字线WL1电平拉低，此时第一存储 节点Q和第二存储节点QB因无法通过第一获取管AC1或者第二获取管AC2形成通路而导 致电平不会发生改变。

以上提到的传统双端口静态随机存储器单元要求两个上拉管之间、两个下拉管之间、四 个获取管尺寸之间相互匹配；但是随着工艺进步，单元性能受工艺、电压、温度影响而变化， 程度降低也使得单元性能发生变化；从而无法保证CPU访问SRAM时间相同，故使系统性 能发生变化。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半刷新机制的双端口静态随 机存储器单元，用于解决现有技术中由于静态随机存储器单元包括的晶体管数量较多而导致 的存储单元密度较低的问题，以及由于晶体管适配导致的性能降低的问题。

为实现上述目的及其他相关目的，本发明提供一种半刷新机制的双端口静态随机存储器 单元，所述半刷新机制的双端口静态随机存储器单元至少包括：单稳态锁存器及连接于所述 单稳态锁存器的传输门；其中，

所述单稳态锁存器包括上拉管及下拉管；

所述传输门包括第一获取管、第二获取管、第三获取管及第四获取管。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取 管的源极连接所述单稳态锁存器，所述第一获取管的漏极连接存储器单元的第一位线，所述 第一获取管的栅极连接存储器单元的第一字线；

所述第二获取管的源极连接所述单稳态锁存器，所述第二获取管的漏极连接存储器单元 的第一反位线，所述第二获取管的栅极连接存储器单元的第二字线；

所述第三获取管的源极连接所述单稳态锁存器，所述第三获取管的漏极连接存储器单元 的第二位线，所述第三获取管的栅极连接存储器单元的第三字线；

所述第四获取管的源极连接所述单稳态锁存器，所述第四获取管的漏极连接存储器单元 的第二反位线，所述第四获取管的栅极连接存储器单元的第四字线。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管的 源极连接至高电平；所述上拉管的栅极连接所述下拉管的漏极并构成第一存储节点，所述第 一存储节点连接至所述第一获取管的源极及所述第三获取管的源极；所述上拉管的漏极连接 所述下拉管的栅极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极及 所述第四获取管的源极；所述下拉管的源极连接至低电平。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述下拉管的 开启等效电阻小于所述第一获取管及第三获取管的开启等效电阻。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第二获取 管及第四获取管的开启等效电阻小于所述上拉管的开启等效电阻。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管的 源极连接至高电平；所述上拉管的漏极连接所述下拉管的栅极并构成第一存储节点，所述第 一存储节点连接至所述第一获取管的源极及所述第三获取管的源极；所述上拉管的栅极连接 所述下拉管的漏极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极及 所述第四获取管的源极；所述下拉管的源极连接至低电平。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述下拉管的 开启等效电阻小于所述第二获取管及第四获取管的开启等效电阻。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取 管及第三获取管的开启等效电阻小于所述上拉管的开启等效电阻。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管为 PMOS管，所述下拉管为NMOS管，所述第一获取管及所述第二获取管均为NMOS管。

作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取 管的尺寸与所述第三获取管的尺寸严格匹配，所述第二获取管的尺寸与所述第四获取管的尺 寸严格匹配。

如上所述，本发明的半刷新机制的双端口静态随机存储器单元，具有以下有益效果：本 发明相对传统的双端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双 端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；此 外，本单元不要求上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第 二获取管与第四获取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸 失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降 低成本。

附图说明

图1为传统双端口SRAM单元的电路原理图。

图2为本发明实施例一中的半刷新机制的双端口静态随机存储器单元的电路原理图。

图3为本发明实施例二中的半刷新机制的双端口静态随机存储器单元的电路原理图。

元件标号说明

10      单稳态锁存器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。

请参阅图2至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明 的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状 及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局 型态也可能更为复杂。

实施例一

请参阅图2，本发明提供一种半刷新机制的双端口静态随机存储器单元，所述半刷新机 制的双端口静态随机存储器单元至少包括：单稳态锁存器10及连接于所述单稳态锁存器10 的传输门；其中，

所述单稳态锁存器10包括上拉管及下拉管。作为示例，所述上拉管为PMOS管，所述 下拉管为NMOS管；所述上拉管记为PU，所述下拉管记为PD。

所述传输门受第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22控 制，所述传输门包括第一获取管、第二获取管、第三获取管及第四获取管。作为示例，所述 第一获取管、所述第二获取管、所述第三获取管及所述第四获取管均为NMOS管；所述第一 获取管记为AC1，所述第二获取管记为AC2，所述第三获取管记为AC3，所述第四获取管记 为AC4。

作为示例，对于第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22 控制的传输门而言，所述第一获取管AC1的源极连接所述第三获取管AC3的源极及所述上 拉管PU的栅极，并连接至所述下拉管PD的漏极，所述第一获取管AC1的漏极连接存储器 单元的第一位线BL1，所述第一获取管AC1的栅极连接存储器单元的第一字线WL11；所述 第二获取管AC2的源极连接所述第四获取管AC4的源极及所述下拉管PD的栅极，并连接至 所述上拉管PU的漏极，所述第二获取管AC2的漏极连接存储器单元的第一反位线BLB1， 所述第二获取管AC2的栅极连接存储器单元的第二字线WL12；所述第三获取管AC3的源极 连接所述第一获取管AC1的源极及所述上拉管PU的栅极，并连接至所述下拉管PD的漏极， 所述第三获取管AC3的漏极连接存储器单元的第二位线BL2，所述第三获取管AC3的栅极 连接存储器单元的第三字线WL21；所述第四获取管AC4的源极连接所述第二获取管AC2 的源极及所述下拉管PD的栅极，并连接至所述上拉管PU的漏极，所述第四获取管AC4的 漏极连接存储器单元的第二反位线BLB2，所述第四获取管AC4的栅极连接存储器单元的第 四字线WL22。

作为示例，对于所述单稳态锁相器10而言，所述上拉管PU的源极连接到高电平，所述 上拉管PU的漏极连接所述下拉管PD的栅极，并连接至所述第二获取管AC2的源极及所述 第四获取管AC4的源极，所述上拉管PU的栅极连接所述下拉管PD的漏极，并连接至所述 第一获取管AC1的源极及所述第三获取管AC3的源极；所述下拉管PD的源极连接至低电平， 所述下拉管PD的漏极连接所述上拉管PU的栅极，并连接至所述第一获取管AC1的源极及 所述第三获取管AC3的源极，所述下拉管PD的栅极连接所述上拉管PU的漏极，并连接至 所述第二获取管AC2的源极及所述第四获取管AC4的源极。

作为示例，所述上拉管PU的栅极连接所述下拉管PD的漏极并构成第一存储节点Q，所 述第一获取管AC1的源极及所述第三获取管AC3的源极连接至所述第一存储节点Q；所述 上拉管PU的漏极连接所述下拉管PD的栅极并构成第二存储节点QB，所述第二获取管AC2 的源极及所述第四获取管AC4的源极连接至所述第二存储节点QB。

作为示例，所述下拉管PD的开启等效电阻小于所述第一获取管AC1及所述第三获取管 AC3的开启等效电阻，即所述下拉管PD的尺寸大于所述第一获取管AC1及所述第三获取管 AC3的尺寸，以增大双端口静态随机存储器单元写低电平数据能力；所述第二获取管AC2及 所述第四获取管AC4的开启等效电阻小于所述上拉管PU的开启等效电阻，即假设所述第二 获取管AC2及所述第四获取管AC4与所述上拉管PU的阈值电压值大小相同时，所述第二获 取管AC2及所述第四获取管AC4的尺寸大于所述上拉管PU的尺寸，以增大双端口静态随机 存储器单元写高电平数据能力。通过限制所述上拉管PU、下拉管PD、第一获取管AC1、第 二获取管AC2、第三获取管AC3及第四获取管AC4之间的开启等效电阻的关系，可以有效 地增强所述静态随机存储器单元的写稳定性能力。

作为示例，所述第一获取管AC1的尺寸与所述第三获取管AC3的尺寸严格匹配，所述 第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，以增大双端口静态随机存储器 单元的稳定性。本实施例只要求所述第一获取管AC1的尺寸与所述第三获取管AC3的尺寸 严格匹配，所述第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，而对于所述上 拉管PU与所述下拉管PD之间、所述第一获取管AC1与所述第二获取管AC2之间以及所述 第三获取管AC3与所述第四获取管AC4之间不要求尺寸匹配；而传统的双端口静态随机存 储器单元对所述第一获取管AC1、第二获取管AC2、第三获取管AC3及第四获取管AC4之 间需要相互尺寸匹配，两个所述上拉管PU之间、两个下拉管PD之间也需要尺寸匹配；即本 实施例的双端口静态随机存储器单元对晶体管之间的尺寸匹配要求降低，这样可以有利于减 少先进工艺下由于双端口静态随机存储器单元内部晶体管尺寸失配而造成的电学性能下降的 问题。

以下对本实施例中所述的双端口静态随机存储器单元的具体工作方式进行详细说明(由 于第一字线WL11、第二字线WL12、第一位线BL1、第一反位线BLB1构成第一套读写控制 信号与第三字线WL21、第四字线WL22、第二位线BL2、第二反位线BLB2构成第二套读写 控制信号原理相同，以下以第二套读写控制信号原理进行叙述，故第一字线WL11和第二字 线WL12已成低电平)：

双端口静态随机存储器单元有四种工作操作：写“0”操作、写“1”操作、读操作、空 闲操作；

当双端口静态随机存储器单元进行写“0”操作时，选中相应单元后，对第二位线BL2 进行拉低操作，使其电平拉低至低电平；再将第三字线WL21抬高至高电平、第四字线WL22 拉低至低电平，此时第三获取管AC3慢慢导通而第四获取管AC4慢慢截止；第三获取管AC3 导通后，在第一存储节点Q和第三获取管AC3之间形成拉电流，从而将第一存储节点Q电 平拉低；当第一存储节点Q电平较电源高电平低一个阈值电压时，上拉管PU开始导通，并 对第二存储节点QB进行充电从而使其电平抬高；当第二存储节点QB电平较电源低电平高 一个阈值电压时，下拉管PD开始导通，从而将第一存储节点Q电平进一步拉低；这样上拉 管PU和下拉管PD形成正反馈，并成功锁存数据，所以写操作将在很短时间内完成；

当双端口静态随机存储器单元进行写“1”操作时，选中相应单元后，对第二位线BL2 进行抬高操作而对第二反位线BLB2进行拉低操作；再将第三字线WL21和第三字线WL22 抬高至高电平，此时第三获取管AC3和第四获取管AC4慢慢导通；第三获取管AC3导通后， 在第一存储节点Q和第三获取管AC3之间形成灌电流，从而将第一存储节点Q电平抬高至 高电平；同时第四获取管AC4导通后，在第二存储节点QB和第四获取管AC4之间形成拉 电流，从而将第二存储节点QB电平拉低至低电平；结果使得第一存储节点Q电平为高电平、 第二存储节点QB电平为低电平，从而完成写“1”操作；

当双端口静态随机存储器单元进行读操作时，选中相应单元后，对第二反位线BLB2进 行拉低操作；再将第三字线WL21进行拉低操作而第四字线WL22进行抬高操作；第四获取 管AC4慢慢导通后，因为第二反位线BLB2电平为低电平；假如第一存储节点Q电平为低电 平而第二存储节点QB电平为高电平，那么第二反位线BLB2会有微安级电流；假如第一存 储节点Q电平为高电平而第二存储节点QB电平为低电平，那么第二反位线BLB2电流很小， 主要为漏电流；灵敏放大器电路读取第二反位线BLB2上电流，可以识别出第一存储节点Q、 第二存储节点QB所存的数据电平；

当双端口静态随机存储器单元进行空闲操作时，第三字线WL21和第四字线WL22都为 拉低至低电平，第一存储节点Q和第二存储节点QB都不会被外界数据影响。

当第一存储节点Q电平为低电平(即是第二存储节点QB电平为高电平)，上拉管PU和 下拉管PD构成单稳态锁存器并互锁成功，从而第一存储节点Q电平一直维持低电平而第二 存储节点QB电平维持在高电平；没有电荷释放问题，故不存在数据刷新；而当第一存储节 点Q电平为高电平(即是第二存储节点QB电平为低电平)，上拉管PU和下拉管PD将没有 互锁成功，第一存储节点Q电容会慢慢释放电荷，从而使得第一存储节点Q电平降低；若第 一存储节点Q电平较电源高电平低一个阈值电压，此时会引发上拉管PU和下拉管PD形成 互锁，使得第一存储节点Q电平拉低至低电平而第二存储节点QB电平抬高至高电平；故此 时需要在第一存储节点Q电平较电源高电平低一个阈值电压之前将其刷新至高电平，使其在 下一个刷新周期时间之前保持高电平。

所以，在本实施例中，当所存数据为低电平(即是第一存储节点Q电平为低电平而第二 存储节点QB电平为高电平)，其内部单稳态锁存结构已经形成互锁，故不需要刷新；而当所 存数据为高电平(即是第一存储节点Q电平为高电平而第二存储节点QB电平为低电平)，其 内部单稳态锁存结构互锁不成功，故需要刷新。

实施例二

本实施例还提供一种半刷新机制的双端口静态随机存储器单元，如图3所示，所述半刷 新机制的双端口静态随机存储器单元至少包括：单稳态锁存器10及连接于所述单稳态锁存器 10的传输门；其中，

所述单稳态锁存器10包括上拉管及下拉管。作为示例，所述上拉管为PMOS管，所述 下拉管为NMOS管；所述上拉管记为PU，所述下拉管记为PD。

所述传输门受第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22控 制，所述传输门包括第一获取管、第二获取管、第三获取管及第四获取管。作为示例，所述 第一获取管、所述第二获取管、所述第三获取管及所述第四获取管均为NMOS管；所述第一 获取管记为AC1，所述第二获取管记为AC2，所述第三获取管记为AC3，所述第四获取管记 为AC4。

作为示例，对于所述第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22 控制的传输门而言，所述第一获取管AC1的源极连接所述第三获取管AC3的源极及所述下 拉管PD的栅极，并连接至所述上拉管PU的漏极，所述第一获取管AC1的漏极连接存储器 单元的第一位线BL1，所述第一获取管AC1的栅极连接存储器单元的第一字线WL11；所述 第二获取管AC2的源极连接所述第四获取管AC4的源极及所述上拉管PU的栅极，并连接至 所述下拉管PD的漏极，所述第二获取管AC2的漏极连接存储器单元的第一反位线BLB1， 所述第二获取管AC2的栅极连接存储器单元的第二字线WL12；所述第三获取管AC3的源极 连接所述第一获取管AC1的源极及所述下拉管PD的栅极，并连接至所述上拉管PU的漏极， 所述第三获取管AC3的漏极连接存储器单元的第二位线BL2，所述第三获取管AC3的栅极 连接存储器单元的第三字线WL21；所述第四获取管AC4的源极连接所述第二获取管AC2 的源极及所述上拉管PU的栅极，并连接至所述下拉管PD的漏极，所述第四获取管AC4的 漏极连接至第二反位线BLB2，所述第四获取管AC4的栅极连接至第四字线WL22。

作为示例，对于所述单稳态锁相器10而言，所述上拉管PU的源极连接到高电平，所述 上拉管PU的漏极连接所述下拉管PD的栅极，并连接至所述第一获取管AC1的源极及所述 第三获取管AC3的源极，所述上拉管PU的栅极连接所述下拉管PD的漏极，并连接至所述 第二获取管AC2的源极及所述第四获取管AC4的源极；所述下拉管PD的源极连接至低电平， 所述下拉管PD的漏极连接所述上拉管PU的栅极，并连接至所述第二获取管AC2的源极及 所述第四获取管AC4的源极，所述下拉管PD的栅极连接所述上拉管PU的漏极，并连接至 所述第一获取管AC1的源极及所述第三获取管AC3的源极。

作为示例，所述上拉管PU的漏极连接所述下拉管PD的栅极并构成第一存储节点Q所 述第一获取管AC1的源极及所述第三获取管AC3的源极连接至所述第一存储节点Q；所述 上拉管PU的栅极连接所述下拉管PD的漏极并构成第二存储节点QB，所述第二获取管AC2 的源极及所述第四获取管AC4的源极连接至所述第二存储节点QB。

作为示例，所述下拉管PD的开启等效电阻小于所述第二获取管AC2及所述第四获取管 AC4的开启等效电阻，即所述下拉管PD的尺寸大于所述第二获取管AC2及所述第四获取管 AC4的尺寸，以增大双端口静态随机存储器单元写低电平数据能力；所述第一获取管AC1及 所述第三获取管AC3的开启等效电阻小于所述上拉管PU的开启等效电阻，即假设所述第一 获取管AC1及所述第三获取管AC3与所述上拉管PU的阈值电压值大小相同时，所述第一获 取管AC1及所述第三获取管AC3的尺寸大于所述上拉管PU的尺寸，以增大双端口静态随机 存储器单元写高电平数据能力。通过限制所述上拉管PU、下拉管PD、第一获取管AC1、第 二获取管AC2、第三获取管AC3及第四获取管AC4之间的开启等效电阻的关系，可以有效 地增强所述静态随机存储器单元的写稳定性能力。

作为示例，所述第一获取管AC1的尺寸与所述第三获取管AC3的尺寸严格匹配，所述 第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，以增大双端口静态随机存储器 单元的稳定性。本实施例只要求所述第一获取管AC1的尺寸与所述第三获取管AC3的尺寸 严格匹配，所述第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，而对于所述上 拉管PU与所述下拉管PD之间、所述第一获取管AC1与所述第二获取管AC2之间以及所述 第三获取管AC3与所述第四获取管AC4之间不要求尺寸匹配；而传统的双端口静态随机存 储器单元对所述第一获取管AC1、第二获取管AC2、第三获取管AC3及第四获取管AC4之 间需要相互尺寸匹配，两个所述上拉管PU之间、两个下拉管PD之间也需要尺寸匹配；即本 实施例的双端口静态随机存储器单元对晶体管之间的尺寸匹配要求降低，这样可以有利于减 少先进工艺下由于双端口静态随机存储器单元内部晶体管尺寸失配而造成的电学性能下降的 问题。

以下对本实施例中所述的双端口静态随机存储器单元的具体工作方式进行详细说明(由 于第一字线WL11、第二字线WL12、第一位线BL1、第一反位线BLB1构成第一套读写控制 信号与第三字线WL21、第四字线WL22、第二位线BL2、第二反位线BLB2构成第二套读写 控制信号原理相同，以下以第二套读写控制信号原理进行叙述，故第一字线WL11和第二字 线WL12已成低电平)：

双端口静态随机存储器单元有四种工作操作：写“0”操作、写“1”操作、读操作、空 闲操作；

当双端口静态随机存储器单元进行写“0”操作时，选中相应单元后，对第二位线BL2 进行拉低操作而对第二反位线BLB2进行抬高操作；再将第三字线WL21和第四字线WL22 抬高至高电平，此时第三获取管AC3和第四获取管AC4慢慢导通；第三获取管AC3导通后， 在第一存储节点Q和第三获取管AC3之间形成拉电流，从而将第一存储节点Q电平拉低至 低电平；同时第四获取管AC4导通后，在第二存储节点QB和第四获取管AC4之间形成灌 电流，从而将第二存储节点QB电平抬高至高电平；结果使得第一存储节点Q电平为低电平、 第二存储节点QB电平为高电平，从而完成写“0”操作；

当双端口静态随机存储器单元进行写“1”操作时，选中相应单元后，对第二位线BL2 进行抬高操作，使其电平抬高至高电平；再将第三字线WL21抬高至高电平、第四字线WL22 拉低至低电平，此时第三获取管AC3慢慢导通而第四获取管AC4慢慢截止；第三获取管AC3 导通后，在第一存储节点Q和第三获取管AC3之间形成灌电流，从而将第一存储节点Q电 平抬高；当第一存储节点Q电平较电源低电平高一个阈值电压时，下拉管PD开始导通，并 对第二存储节点QB进行放电从而使其电平拉低；当第二存储节点QB电平较电源高电平低 一个阈值电压时，上拉管PU开始导通，从而将第一存储节点Q电平进一步抬高；这样上拉 管PU和下拉管PD形成正反馈，并成功锁存数据，所以写操作将在很短时间内完成；

当双端口静态随机存储器单元进行读操作时，选中相应单元后，对第二位线BL2进行拉 低操作；再将第三字线WL21进行抬高操作而第四字线WL22进行拉低操作；第三获取管AC3 慢慢导通后，因为第二反位线BL2电平为低电平；假如第一存储节点Q电平为低电平而第二 存储节点QB电平为高电平，那么第二反位线BL2会有微安级电流；假如第一存储节点Q电 平为高电平而第二存储节点QB电平为低电平，那么第二反位线BLB2电流很小，主要为漏 电流；灵敏放大器电路读取第二位线BL2上电流，可以识别出第一存储节点Q、第二存储节 点QB所存的数据电平；

当双端口静态随机存储器单元进行空闲操作时，第三字线WL21和第四字线WL22都为 拉低至低电平，第一存储节点Q和第二存储节点QB都不会被外界数据影响。

当第一存储节点Q电平为高电平(即是第二存储节点QB电平为低电平)，上拉管PU和 下拉管PD将构成单稳态锁存器，并形成互锁结构，从而第一存储节点Q电平一直维持高电 平而第二存储节点QB电平维持在低电平；没有电荷释放问题，故不存在数据刷新；而当第 一存储节点Q电平为低电平(即是第二存储节点QB电平为高电平)，上拉管PU和下拉管 PD虽然构成单稳态锁存器，但是没有形成互锁结构，第二存储节点QB电容会慢慢释放电荷， 从而使得第二存储节点QB电平降低；若第二存储节点QB电平较电源高电平低一个阈值电 压，此时会引发上拉管PU和下拉管PD形成互锁结构，使得第一存储节点Q电平抬高至高 电平而第二存储节点QB电平拉低至低电平；故此时需要在第二存储节点QB电平较电源高 电平低一个阈值电压之前将其刷新至高电平，使其在下一个刷新周期时间之前保持高电平。

所以，在本实施例中，当所存数据为高电平(即是第一存储节点Q电平为高电平而第二 存储节点QB电平为低电平)，其内部在单稳态锁存基础上形成互锁结构，故不需要刷新；而 当所存数据为低电平(即是第一存储节点Q电平为低电平而第二存储节点QB电平为高电平)， 其内部互锁不成功，故需要刷新。

在实施例一中，当所存数据为低电平时，内部形成互锁，故不需要刷新；而在实施例二 中，当所存数据为高电平时不需要刷新。数据需要刷新只是发生在当单元内部没有形成互锁 电荷存在泄漏问题的这种情况下；也即是说，针对单元来讲，数据刷新与否与所存数据的高 低电平有关，这也就是本发明双端口静态随机存储器单元命名为基于半刷新机制的静态随机 双端口静态随机存储器单元的由来。

综上所述，本发明提出了一种半刷新机制的双端口静态随机存储器单元，相对传统的双 端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双端口静态随机存储 器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；此外，本单元不要求 上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第二获取管与第四获 取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性 能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。