消除码间串扰的方法及一种判决反馈序列预测器

摘要

本发明公开了一种消除码间串扰的方法及一种判决反馈序列预测器，涉及通信技术领域。该方法包括：码间串扰成形滤波器接收输入信号，对输入信号进行处理以改变码间串扰的抽头能量分布，得到第一输出信号；改进型前馈均衡器接收第一输出信号，消除第一输出信号中前体ISI的所有抽头和后体ISI的第一个抽头，得到第二输出信号；改进型判决反馈均衡器接收第二输出信号，消除第二输出信号中后体ISI的第u+1至u+m个抽头，得到第三输出信号；改进型并行判决反馈解码器接收第三输出信号进行维特比译码，消除第三输出信号中后体ISI的第2个至第u个抽头，得到目标信号。本发明典型应用在1000BASE-T物理层芯片的具体实现过程中。

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种消除码间串扰的方法及一种 判决反馈序列预测器。

背景技术

以太网从10M开始发展，经历几多的变迁，发展到现在的千兆以太 网。千兆以太网以高效、高速、高性能为特点，已经广泛应用在金融、商 业、教育、政府机关等行业。

千兆以太网采用了1000BASE-T的以太网技术，能够实现使用4对 非屏蔽5类双绞线作为传输介质提供1000M的传输速度。在1000BASE-T 技术的具体实现过程中，在全部4对5类双绞线上同时进行双向收发传输； 同时在每一个线对上使用了五电平脉冲幅度调制模式(Pulse Amplitude  Modulation，PAM-5)。这样4个线对便组成了四维五电平脉冲幅度调 制模式(4D-PAM5)，每个四维信号可被看成从5元信号集{-2,-1,0,1,2} 中选出的1元信号组成，每个四维信号可以传输8比特信息，使得每个线 对的调制率维持在125M波特率(baud)上。这种调制方式在提高传输带 宽的同时也使得电平间隔降低至3电平米勒编码的1/2，相当于6dB的信 噪比损失，因而使得信道的各种干扰问题显得越发严重。在各种信道干扰 问题中，插入损耗是最为严重的问题，会带来严重的码间串扰(InterSymbol  Interference，ISI)，足以使得接收信号的眼图完全闭合。为此，一般采 用高性能的判决反馈序列预测器(Decision-feedback Sequence  Estimation，DFSE)来消除ISI，使得接收信号的眼图张开，以便准确地 恢复发送码元。

如图1所示，现有技术中的DFSE一般由前馈均衡器(Feed Forward  Equalizer，FEE)101、判决反馈均衡器(Decision Feedback Equalizer， DFE)102和并行判决反馈解码器(Parallel Decision Feedback Decoder， PDFD)103等模块组成。其中，FEE 101包括K个乘法、K个减法器(加 法器)和K+1个延时单元，所述K为前体ISI的抽头个数；DFE102包括 L个乘法器、L个减法器(加法器)、L个延时单元和1个判决器，所述L 为后体ISI的抽头个数；PDFD103包括一维分支度量计算(1-D Branch  Metrics,BM1D)模块、一维分支度量选择(Multiplexers,MUX)模块、四维 分支度量计算(4-D Branch Metrics，BM4D)模块、幸存路径度量累加比 较选择(Add-compare-select，ACS)模块和幸存路径存储(Survivor  Memory Unit，SMU)模块，所述BM1D、MUX、BM4D、ACS和SMU 模块形成一个闭环反馈回路。为了从上述ISI信道中恢复出目标信号，现 有的DFSE的解决方案为：在上述采用了4对双绞线的1000BASE-T信 道中，对于线对j(j＝0,1,2,3)，DFSE接收信号可以表示为下述公式 (1)：

$z_{n,j}=\underset{i=-K}{\overset{L}{\Sigma }}{h}_{i,j}{a}_{n-i,j}+w_{n,j}---\left(1\right)$

其中，z_n,j为n时刻、线对j的接收码元间隔信号样本，a_n,j为线对j的 发送码元，w_n,j为加性高斯白噪声，h_i,j为线对j信道的ISI离散时间模型的 抽头，如图2所示，在h_i,j之中，h_i,j|i＝0对应的抽头(图中以symbol示出) 为最终需要恢复的码元(后文中也称之为目标信号)；h_i,j|i<0者称为前体ISI (pre-cursor ISI)，h_i,j|i>0者称为后体ISI(post-cursor ISI)。DFSE的 基本原理，是把ISI信道抽头分成相对高复杂性的一个PDFD(Parallel  Decision-Feedback Decoder，并行判决反馈解码器)部分和具有相对低 复杂性的一个DFE部分。即对于DFSE，将后体ISI h_i,j|i>0分为两个部分： 属于PDFD抽头的ISI信道估算{h_1,j,h_2,j,…,h_u,j}和属于DFE抽头的信道估算 {h_u+1,j,h_u+2,j,…,h_L,j}。这样，FEE负责消除所有的前体ISI；PDFD负责消除 后体ISI中的{h_1,j,h_2,j,…,h_u,j}，DFE负责消除抽头{h_u+1,j,h_u+2,j,…,h_L,j}，其中，u 的取值一般为1或2。

目前，专用集成电路(Application Specific Integrated Circuits，ASIC) 和现场可编程门阵列(Field－Programmable Gate Array，FPGA)为两 种常见的集成电路。其中，FPGA的特点是可编程、可重复使用，但由 于其内部结构的原因，FPGA内部的信号走线不够灵活，门电路(如与非 门)延时也比较大，因此速度比较慢；ASIC则相反，信号走线灵活，门 电路延时也比较小，因此速度较快，但ASIC的功能一旦确定就无法修改， 不可重复使用。因此，现有的芯片设计过程中，为了减小设计风险，一般 先采用FPGA验证一下电路的功能、功耗、延迟等各种信息，再映射成 ASIC。

在1000BASE-T物理层芯片中，时钟频率为125MH，因而一个时钟 周期为8ns。在上述DFSE的具体应用过程中，每个模块的反馈回路均需 要保证在1个时钟周期内完成，然而，DFE模块中的闭合回路1(如图1 中粗线部分所示)中包括较多的加法器等运算单元，因而计算用时较长， 该回路1也可称之为关键路径1；PDFD模块中的闭合环路2(如图中粗 线部分所示)包括较多的运算单元，该回路2也可称之为关键路径2；且 关键路径1中延时单元104和判决器105之间仅有1个延时单元，关键 路径2中也仅有一个延时单元，因而关键路径1和关键路径2均需要在1 个时钟周期内完成相应的运算。因此，DFSE只能存在于ASIC中，而在 FPGA中根本无法实现。由于DFSE无法在FPGA中运行，进而造成 1000BASE-T物理层芯片的整体性能得不到FPGA充分验证，给芯片设计 带来巨大的风险和隐患。

发明内容

本发明提供一种消除码间串扰的方法及一种判决反馈序列预测器，为 了解决现有技术中存在的由于DFSE无法在FPGA中运行，进而造成 1000BASE-T物理层芯片的整体性能得不到FPGA充分验证，给芯片设计 带来巨大的风险和隐患的问题。

为达到上述目的，本发明采用如下技术方案：

第一方面，本发明提供了一种判决反馈序列预测器，包括：

码间串扰成形滤波器，用于接收输入信号，对所述输入信号进行处理 以改变码间串扰的抽头能量分布，得到第一输出信号，并将所述第一输出 信号传输至改进型前馈均衡器，所述第一输出信号的后体码间串扰的第一 抽头的能量小于所述输入信号的后体码间串扰的第一抽头的能量，所述第 一输出信号的后体码间串扰的第二抽头的能量大于所述输入信号的后体 码间串扰的第二抽头的能量；

改进型前馈均衡器，用于接收所述第一输出信号，消除所述第一输出 信号中前体码间串扰的所有抽头和后体码间串扰的第一个抽头，得到第二 输出信号，并将所述第二输出信号传输至改进型判决反馈均衡器；

改进型判决反馈均衡器，用于接收所述第二输出信号，消除所述第二 输出信号中后体码间串扰的第u+1至u+m个抽头，所述u和m为正整数， 所述u>1，所述m为所述改进型判决反馈均衡器消除的码间串扰的抽头的 总个数，得到第三输出信号，并将所述第三输出信号传输至改进型并行判 决反馈解码器，其中，所述改进型判决反馈均衡器中，第一反馈回路中加 法器的计算时间为两个时钟周期；

改进型并行判决反馈解码器，用于接收所述第三输出信号进行维特比 译码，并消除所述第三输出信号中后体码间串扰的第2个至第u个抽头， 得到消除码间串扰后的目标信号，所述改进型并行判决反馈解码器中的闭 合反馈回路的计算时间为2个时钟周期。

结合第一方面，在第一方面的第一种实现方式中，

所述码间串扰成形滤波器为系数可配置的1阶无限冲击响应滤波器， 所述码间串扰成形滤波器的传递函数为：其中系数K_isf表 示所述码间串扰成形滤波器对输入信号中码间串扰的抽头能量分布的改 变程度。

结合第一方面，在第一方面的第二种实现方式中，

所述改进型前馈均衡器为有限冲激响应自适应滤波器；

所述改进型前馈均衡器包括k+1个乘法器、k+1个加法器和k+2个延 时单元，所述k为前体码间串扰的抽头个数。

结合第一方面，在第一方面的第三种实现方式中，

所述改进型判决反馈均衡器为一个包含反馈回路的无限冲激响应自 适应滤波器；

所述改进型判决反馈均衡器包括m个乘法器、m个加法器、m+3个 延时单元和1个判决器，所述改进型判决反馈均衡器中包括所述1个判决 器和所述m个加法器组成的所述第一反馈回路；

所述第一反馈回路中包括3个延时单元，所述3个延时单元分别位于 两个不同的加法器之间。

结合第一方面的第三种实现方式，在第一方面的第四种实现方式中，

所述第一反馈回路中的3个延时单元中，其中2个延时单元依次位于 所述判决器之后；另外1个延时单元位于所述第一反馈回路中中间两个加 法器之间。

结合第一方面的第四种实现方式，在第一方面的第五种实现方式中，

所述改进型判决反馈均衡器中还包括一个由所述1个判决器、1个加 法器和1个乘法器组成的第二反馈回路；

所述第二反馈回路中包括2个延时单元，其中1个所述延时单元位于 所述判决器之后，另外1个所述延时单元位于所述1个乘法器和所述1个 加法器之间。

结合第一方面，在第一方面的第六种实现方式中，

所述改进型并行判决反馈解码器包括一维分支度量计算BM1D模块、 一维分支度量选择MUX模块、四维分支度量计算BM4D模块、幸存路径 度量累加比较选择ACS模块和幸存路径存储SMU模块；

所述MUX、BM4D、ACS和SMU模块组成闭环反馈回路，所述BM1D 模块位于所述闭环反馈回路之外，所述闭环反馈回路中包括2个延时单元， 所述2个延时单元分别位于两个不同的模块之间。

结合第一方面的第六种实现方式，在第一方面的第七种实现方式中，

所述改进型并行判决反馈解码器的所述闭环反馈回路的所述2个延时 单元中，其中1个延时单元位于所述ACS模块内，另1个延时单元位于 所述BM4D模块之后。

结合第一方面的第七种实现方式，在第一方面的第八种实现方式中，

所述BM1D模块，用于接收所述第三输出信号，进行超前计算后，得 到8×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送 至所述MUX模块；

所述MUX模块，用于接收所述8×5^(u-1)个一维分支度量值，从所述8 ×5^(u-1)个一维分支度量值进行选择，得到与8个状态、4个线对、2个符 号子集一一对应的64个一维分支度量，将所述64个一维分支度量值发送 至BM4D模块；

所述BM4D模块，用于按照预设编码规则，对4个线对的一维分支度 量值进行累加，得到与8个状态、4个线对一一对应的32个四维分支度 量值，将所述32个四维分支度量值经位于所述BM4D模块之后的延时单 元延时一拍后发送至ACS模块；

所述ACS模块，用于计算路径度量值，获得与8个状态相对应的8 条幸存路径和生成幸存符号；将所述幸存符号经所述ACS模块内的延时 单元延时一拍后送给SMU模块；

所述SMU模块，用于接收所述存储幸存路径上的幸存符号序列，通 过寄存器交换法合并幸存符号序列，输出所述消除码间串扰后的目标信 号；所述SMU模块，还用于将其内部第1级至第u-1级四选一数据选择 器的输出结果反馈至所述MUX模块。

结合第一方面的第八种实现方式，在第一方面的第九种实现方式中，

所述改进型并行判决反馈解码器还包括1个延时单元，所述1个延时 单元位于所述BM1D模块之后；

位于所述BM1D模块之后的所述1个延时单元，用于将所述BM1D 模块输出的所述8×5^(u-1)个一维分支度量值延时1拍后发送至所述MUX 模块。

第二方面，本发明还提供了一种消除码间串扰的方法，所述方法应用 于上述第一方面任一种实现方式所述的判决反馈序列预测器，所述方法包 括：

码间串扰成形滤波器接收输入信号，对所述输入信号进行处理以改变 码间串扰的抽头能量分布，得到第一输出信号，并将所述第一输出信号传 输至改进型前馈均衡器，所述第一输出信号的后体码间串扰的第一抽头的 能量小于所述输入信号的后体码间串扰的第一抽头的能量，所述第一输出 信号的后体码间串扰的第二抽头的能量大于所述输入信号的后体码间串 扰的第二抽头的能量；

改进型前馈均衡器接收所述第一输出信号，消除所述第一输出信号中 前体码间串扰的所有抽头和后体码间串扰的第一个抽头，得到第二输出信 号，并将所述第二输出信号传输至改进型判决反馈均衡器，其中，所述改 进型判决反馈均衡器中，第一反馈回路中加法器的计算时间为两个时钟周 期；

改进型判决反馈均衡器接收所述第二输出信号，消除所述第二输出信 号中后体码间串扰的第u+1至u+m个抽头，所述u和m为正整数，所述 u>1，所述m为所述改进型判决反馈均衡器消除的码间串扰的抽头的总个 数，得到第三输出信号，并将所述第三输出信号传输至改进型并行判决反 馈解码器；

改进型并行判决反馈解码器接收所述第三输出信号进行维特比译码， 并消除所述第三输出信号中后体码间串扰的第2个至第u个抽头，得到消 除码间串扰后的目标信号，所述改进型并行判决反馈解码器中的闭合反馈 回路的计算时间为2个时钟周期。

结合第二方面，在第二方面的第一种实现方式中，

所述改进型并行判决反馈解码器包括一维分支度量计算BM1D模块、 一维分支度量选择MUX模块、四维分支度量计算BM4D模块、幸存路径 度量累加比较选择ACS模块和幸存路径存储SMU模块；

所述MUX、BM4D、ACS和SMU模块组成闭环反馈回路，所述BM1D 模块位于所述闭环反馈回路之外，所述闭环反馈回路中包括2个延时单元， 其中1个延时单元位于所述ACS模块内，另1个延时单元位于所述BM4D 模块之后；

所述改进型并行判决反馈解码器接收所述第三输出信号进行维特比 译码，并消除所述第三输出信号中后体码间串扰的第2个至第u个抽头， 得到消除码间串扰后的目标信号，具体包括：

所述BM1D模块，接收所述第三输出信号，进行超前计算后，得到8 ×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送至所 述MUX模块；

所述MUX模块，接收所述8×5^(u-1)个一维分支度量值，从所述8×5^(u-1)个一维分支度量值进行选择，得到与8个状态、4个线对、2个符号子集 一一对应的64个一维分支度量，将所述64个一维分支度量值发送至 BM4D模块；

所述BM4D模块，按照预设编码规则，对4个线对的一维分支度量值 进行累加，得到与8个状态、4个线对一一对应的32个四维分支度量值， 将所述32个四维分支度量值经位于所述BM4D模块之后的延时单元延时 一拍后发送至ACS模块；

所述ACS模块，计算路径度量值，获得与8个状态相对应的8条幸 存路径和生成幸存符号；将所述幸存符号经所述ACS模块内的延时单元 延时一拍后送给SMU模块；

所述SMU模块，接收所述存储幸存路径上的幸存符号序列，将其内 部第1级至第u-1级四选一数据选择器的输出结果反馈至所述MUX模块， 且通过寄存器交换法合并幸存符号序列，输出所述消除码间串扰后的目标 信号。

结合第二方面，在第二方面的第二种实现方式中，

所述改进型并行判决反馈解码器还包括1个延时单元，所述1个延时 单元位于所述BM1D模块之后；

所述BM1D模块，接收所述第三输出信号，进行超前计算后，得到8 ×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送至所 述MUX模块，具体包括：

所述BM1D模块，接收所述第三输出信号，进行超前计算后，得到8 ×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送至位 于所述BM1D模块之后的所述1个延时单元，经所述延时单元延时1拍 后发送至所述MUX模块。

本发明提供的一种消除码间串扰的方法及一种判决反馈序列预测器， 通过码间串扰成形滤波器对接收的信号进行处理后，改变接收信号中码间 串扰的抽头能量分布，使得后体ISI的第一抽头的能量变弱，第二抽头的 能量增强；在此基础上，能够利用改进型FEE消除前体ISI以及后体ISI 的第一抽头，为后续改进型DFE的处理过程多出1个时钟周期的处理时 间，使得改进型DFE中第一反馈回路的计算时间可以在两个时钟周期内 完成；改进型PDFD的反馈回路变短且反馈回路中增加了一个延时单元， 因而使得改进型PDFD中包含较大计算量的反馈回路能够在两个时钟周 期内完成计算，与现有技术中在DFSE(图1)的具体应用过程中，改进 型DFE模块中的闭合回路1(关键路径1)中包括较多的加法器等运算单 元，因而计算用时较长；改进型PDFD模块中的闭合环路2(关键路径2) 包括较多的运算单元；且关键路径1和关键路径2均需要在1个时钟周期 内完成相应的运算相比，本发明能够将改进型DFE和改进型PDFD中的 包括较多的运算单元的环路中增加延时单元，进而为所述包括较多运算单 元的环路提供充足的计算时间，因而能够保证改进型DFE和改进型PDFD 的反馈回路都可以在两个时钟周期内完成计算。综上，本发明提供的 DFSE，在保证不降低系统性能的情况下，不但可以很轻松地在ASIC上 实现，而且还可在FPGA上实现，能够降低芯片设计的风险。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对 实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地， 下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员 来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附 图。

图1为现有技术中提供的DFSE的结构示意图；

图2为现有技术中，线对j的ISI离散时间模型示意图；

图3为本发明实施例提供的DFSE的结构示意图；

图4为本发明实施例提供的ISF滤波器的电路实现的结构示意图；

图5为本发明实施例提供的改进型FEE的电路实现的结构示意图；

图6为本发明实施例提供的改进型DFE的电路实现的结构示意图；

图7为本发明实施例提供的改进型DFE的电路实现的原理的结构示 意图；

图8为本发明实施例提供的改进型PDFD的电路实现的结构示意图；

图9为本发明实施例提供的消除码间串扰的方法的流程图；

图10为本发明实施例提供的ISF滤波器处理后的ISI离散时间模型 示意图；

图11为本发明实施例提供的改进型PDFD的计算过程的流程示意图；

图12为本发明实施例提供的BM1D模块的电路实现的结构示意图；

图13为本发明实施例提供的MUX模块的电路实现的结构示意图；

图14为本发明实施例提供的BM4D模块的电路实现的结构示意图；

图15为本发明实施例提供的ACS模块的电路实现的结构示意图；

图16为本发明实施例提供的SUM模块的电路实现的结构示意图。

具体实施方式

下面将结合本实施例中的附图，对本实施例中的技术方案进行清楚、 完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出 创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了解决现有技术中存在的由于传统的判决反馈序列预测器(DFSE) 因其关键路径太长无法在FPGA中运行，进而造成1000BASE-T物理层 芯片的整体性能得不到FPGA充分验证，给芯片设计带来巨大的风险和隐 患的问题，本发明提供了一种新型的判决反馈序列预测器。

本实施例提供的DFSE包括码间串扰成形滤波器ISF、改进型前馈均 衡器、改进型判决反馈均衡器和改进型并行判决反馈解码器，其中：

所述码间串扰成形滤波器ISF，用于接收输入信号，对所述输入信号 进行处理以改变码间串扰抽头的能量分布，得到第一输出信号，并将所述 第一输出信号传输至所述改进型前馈均衡器，所述第一输出信号的后体 ISI的第一抽头的能量小于所述输入信号的后体ISI的第一抽头的能量，所 述第一输出信号的后体ISI的第二抽头的能量大于所述输入信号的后体 ISI的第二抽头的能量；

所述改进型前馈均衡器，用于接收所述第一输出信号，消除所述第一 输出信号中前体ISI的所有抽头和后体ISI的第一个抽头，得到第二输出 信号，并将所述第二输出信号传输至所述改进型判决反馈均衡器；

所述改进型判决反馈均衡器，用于接收所述第二输出信号，消除所述 第二输出信号中后体ISI的第u+1至u+m个抽头，所述u和m为正整数， 所述u>1，所述m为所述改进型判决反馈均衡器消除的码间串扰的抽头的 总个数，得到第三输出信号，并将所述第三输出信号传输至所述改进型并 行判决反馈解码器，其中，所述改进型判决反馈均衡器中，第一反馈回路 中加法器的计算时间为两个时钟周期。

所述改进型并行判决反馈解码器，用于接收所述第三输出信号并进行 维特比译码，同时消除所述第三输出信号中后体ISI的第2个至第u个抽 头，得到消除码间串扰后的目标信号，所述改进型并行判决反馈解码器中 的闭合反馈回路的计算时间为2个时钟周期。

为了对本实施例提供的DFSE进行更加清楚的阐释，如图3所示为本 实施例提供的所述判决反馈序列预测器的结构示意图，所述判决反馈序列 预测器包括依次连接的码间串扰成形滤波器301、改进型前馈均衡器302、 改进型判决反馈均衡器303和改进型并行判决反馈解码器304。

其中，所述码间串扰成形滤波器(ISI Shaping Filter，ISF)为系数可 配置的一阶无限冲击响应(IIR)滤波器。ISF的传递函数可以表示为下述 公式(1)：

$H\left(z\right)=\frac{Z^{-1}}{1+K_{\mathrm{isf}}·Z^{-1}}---\left(1\right)$

其中，参数K_isf表示可配置系数。K_isf值的大小决定了ISF滤波器对输 入信号的码间串扰抽头能量分布的改变程度。一般而言，K_isf数值越大， 后体ISI第一个抽头的能量就会变得越小，但是不能绝对，必须有一个度， 如果K_isf数值太大，反而会改变后体ISI第一个抽头的正负极性，增大其能 量，例如把后体ISI第一个抽头的正极性、小能量特性变成负极性、大能 量。参数K_isf的具体数据可根据实际信道情况进行调节，本实施例给出参 数K_isf的一个参考值为0.515625。

ISF滤波器的电路实现如图4所示，由加法器401、乘法器402和延 时单元403组成。所述码间串扰成形滤波器为系数可配置的1阶无限冲击 响应滤波器，所述码间串扰成形滤波器包括1个加法器、1个乘法器和1 个延时单元，所述加法器和乘法器均具有2个输入端口和1个输出端口， 所述延时单元具有1个输入端口和2个输出端口，所述加法器的一个输入 端口与所述码间串扰成形滤波器的输入端口相连，另一个输入端口与所述 乘法器的输出端口相连，所述加法器的输出端口与所述延时单元的输入端 口相连；所述乘法器的一个输入端口与所述延时单元的一个输出端口相 连，所述乘法器的另一个输入端口用于输入所述系数，所述延时单元的另 一个输出端口与所述码间串扰成形滤波器的输出端口相连。此外，图4中 还示出该ISF滤波器的输入信号y_n,j以及输出信号z_n,j。一般而言，该输入 信号y_n,j为1000BASE-T接收端接收的如图2所示的ISI码间串扰信号； 该输出信号z_n,j为如下图9所示的变形后的ISI码间串扰信号。

所述改进型前馈均衡器为有限冲激响应(FIR)滤波器，其具体的电 路如图5所示，所述改进型前馈均衡器包括k+1个乘法器、k+1个加法 器和k+2个延时单元，所述k为前体ISI的抽头个数。其中，对于线对j， 乘法器1至乘法器k对应的输入信号分别对应于前体ISI的h_-1,j至h_-k,j共k 个抽头，乘法器k+1对应的输入信号为后体ISI的抽头1。因而从该电路 图可以看出，改进型前馈均衡器用于消除前体ISI的所有抽头和后体ISI 的抽头1，而保留抽头0，也即是需要恢复的信号。此外，图中示出的z_n,j为该改进型前馈均衡器对应的输入信号也即所述ISF的输出信号，为 该改进型前馈均衡器的输出信号。

所述改进型判决反馈均衡器为一个包含反馈回路的无限冲激响应滤 波器。所述改进型判决反馈均衡器包括m个乘法器、m个加法器、m+3 个延时器和1个判决器，所述改进型判决反馈均衡器中包括所述1个判决 器和所述m个加法器组成的第一反馈回路。与现有技术中的判决反馈均衡 器不同的是，本实施例中的所述第一反馈回路中包括3个延时单元，所述 3个延时单元分别位于两个不同的加法器之间。

可选的，所述第一反馈回路中的3个延时单元中，其中2个延时单元 依次位于所述判决器之后；另外1个延时单元位于所述第一反馈回路中中 间两个加法器之间。

所述改进型判决反馈均衡器中还包括一个由所述1个判决器、1个加 法器和1个乘法器组成的第二反馈回路；

所述第二反馈回路中包括2个延时单元，其中1个所述延时单元位于 所述判决器之后，另外1个所述延时单元位于所述1个乘法器和所述1个 加法器之间。

如图6所示为所述改进型判决反馈均衡器的上述可选方式的一种具体 电路图，且不失一般性，这里假设所述参数u＝2，也就是说，本具体实施 例改进型判决反馈均衡器消除所述第二输出信号中后体码间串扰的第2+1 至2+m个抽头。该改进型判决反馈均衡器包括m个乘法器、m个加法器、 m+3个延时单元、1个判决器和所述m个乘法器对应的抽头系数h_2,j至 h_n+m,j，其中所述m为所述改进型判决反馈均衡器消除的码间串扰抽头的 总个数；且其中图中以粗线示出的为前文中所指的第一反馈回路，且该回 路中包括三个延时单元分别为601、602和603。这样，位于延时单元601 和延时单元602之间的数据处理需在一个时钟周期内完成；位于延时单元 602和延时单元603之间的数据处理需在一个时钟周期内完成，位于延时 单元603和601之间的数据处理需在一个时钟周期内完成。与图1所示 的判决反馈均衡器进行对比可知，增加了延时单元603后，本实施例中第 一反馈回路(图中以较粗的线示出)的处理过程由原来的一个时钟周期延 长为两个时钟周期，因而时间较充足，进而使得所述改进型判决反馈均衡 器很容易在FPGA中实现。此外，图6中示出的为该改进型判决反馈 均衡器的输入信号，也即所述改进型前馈均衡器的输出信号，为该改 进型判决反馈均衡器的输出信号。

需要说明的是，图6所示的电路为实际应用中的电路，其对应的原理 图如图7所示；图6所示的电路可由图7所示的原理图通过时序重分技术， 对反馈回路架构进行优化后得到。更具体地，由于改进型前馈均衡器消除 了后体ISI的抽头1，因而改进型判决反馈均衡器中能够增加1个延时单 元，如图7中701所示；701中所包含的2个延时单元等效为图6中4 个延时单元601、603、604和605，其中延时单元601依然放在原来延 时单元701的位置，延时单元604放在系数h_2,j计算单元的后面，而延时 单元603和延时单元605则放在系数h_18,j对应的计算单元的后面。

需要指出的是，延时单元601、603、604和605也可以放在反馈回 路的其它地方，可根据实际情况进行调整。例如延时单元603可以放在系 数h_15,j对应的计算单元后面，延时单元605可以放在系数h_16,j对应的计算 单元后面；一般而言，为了均衡环路中各个分段的处理速度，可将延时单 元605放置于中间抽头位置，例如：当改进型DFE所对应的抽头个数为 36个时，可将延时单元605放置于抽头18对应的计算单元后面。

对于现有技术中的DFE，其反馈回路中包含加法器个数最多的路径的 计算必须在一个时钟周期内完成，因此存在严峻的关键路径问题。而本发 明之改进型DFE，由于把消除后体ISI第一个抽头h_1,j的重任交给改进型 FFE，得以“腾出空间”来，在改进型DFE的反馈回路中插入一个延时 单元，即图7中的701包含的延时单元由1个增加到2个。如此一来，利 用所述时序重分技术，反馈回路中包含加法器个数最多的路径上存在两个 延时单元(图6中的602和603)，可以在两个时钟周期内完成计算，有 效地消除了关键路径问题。

如图8所示，所述改进型并行判决反馈解码器包括一维分支度量计算 (1-D Branch Metrics,BM1D)模块801、一维分支度量选择 (Multiplexers,MUX)模块802、四维分支度量计算(4-D Branch Metrics， BM4D)模块803、幸存路径度量累加比较选择(Add-compare-select， ACS)模块804和幸存路径存储(Survivor Memory Unit，SMU)模块805。 与现有技术不同的是，本实施例中提供的改进型PDFD的反馈回路中不包 含BM1D模块，且反馈回路中在原有仅有一个延时单元的基础上增加了1 个延时单元，这样反馈回路中共有两个延时单元，且该两个延时单元分别 位于两个不同的模块之间。

可选的，所述MUX模块802、BM4D模块803、ACS模块804和 SMU模块805组成反馈回路，该反馈回路内包括位于所述BM4D模块803 和ACS模块804之间的一个延时单元806，还包括一个位于所述ACS模 块内的另外一个延时单元807；在本实施例的其他实现方式中，还可通过 采用时序重分技术使得延时单元位于反馈回路中的其他位置，比如说延时 单元806还可以位于所述MUX模块802之后。此外，所述BM1D模块位 于该反馈回路外，可选的，还可在所述BM1D模块后新增一个延时单元 808以进一步减小关键路径。此外，本实施例中还示出了所述改进型PDFD 的输入信号也即所述改进型DFE的输出信号；所述改进型PDFD的输 出信号为a_n，也即最终恢复得到的信号；所述为SMU模块中第一级 四选一数据选择器计算得到的输出结果并反馈至所述MUX模块。

本实施例提供的DFSE与现有技术中的DFSE的不同之处主要包括以 下四方面：一方面在改进型前馈均衡器前增加了ISF滤波器以改变接收信 号的码间串扰抽头能量分布；另一方面改进型FEE中增加了一个乘法器、 加法器以增加所消除的抽头的个数，同时为改进型DFE和改进型PDFD 的反馈回路增加延时单元提供了可能；再一方面改进型DFE和改进型 PDFD的反馈回路中分别增加了延时单元，以为反馈回路提供充足的处理 时间；最后，在改进型PDFD中，BM1D模块被置于反馈回路之外。上述 四种改进的综合使得本发明提供的DFSE的关键路径很短，能够在FPGA 上进行性能的验证。

需要说明的是，延时单元的个数并不是增加的越多，给反馈回路提供 的处理时间越充足越好，仅仅增加延时单元的数量可能会带来DFSE性能 的下降，而本实施例由于对码间串扰信号进行了预处理，因而能够改变 DFSE的工作原理，进而增加延时单元的个数，在保证DFSE性能的前提 下，使得DFSE能够在FPGA上实现。

为了对改进型PDFD进行更清楚的解释，本实施例对改进型PDFD 的其中一些模块进行简明的介绍：所述MUX模块包括2个5^(u-1)选一数据 选择器；所述ACS模块包括4个加法器、1个数值比较器和1个四选一 数据选择器；所述SMU模块包括D个四选一数据选择器和D个延时单元， 其中参数D可根据实际情况确定，本实施例给出参数D的一个参考值为 12。结合上述对各个模块的介绍，本实施例还提供了改进型PDFD的具体 工作过程，如下所述：

所述BM1D模块，用于接收所述第三输出信号，进行超前计算后，得 到8×5^(u-1)个一维分支度量值并将所述8×5^(u-1)个一维分支度量值发送至 所述MUX模块；

所述MUX模块，用于接收所述8×5^(u-1)个一维分支度量值，从所述8 ×5^(u-1)个一维分支度量值进行选择，得到与8个状态、4个线对、2个符 号子集一一对应的64个一维分支度量，将所述64个一维分支度量值发送 至BM4D模块；

所述BM4D模块，用于按照预设编码规则，对4个线对的一维分支度 量值进行累加，得到与8个状态、4个线对一一对应的32个四维分支度 量值，将所述32个四维分支度量值发送至位于所述BM4D模块后的延时 单元，经所述延时单元延时一拍后发送至ACS模块；

所述ACS模块，用于计算路径度量值，获得与8个状态相对应的8 条幸存路径，所述幸存路径经过所述延时单元延时一拍后送给SMU模块；

所述SMU模块，用于存储幸存路径上的幸存符号序列，通过寄存器 交换法合并幸存符号序列，输出所述消除码间串扰后的目标信号，所述 SMU模块，还用于将其内部第1级至第u-1级四选一数据选择器的输出 结果反馈至所述MUX。；

本发明提供的一种判决反馈序列预测器，通过码间串扰成形滤波器对 接收的信号进行处理后，改变接收信号中码间串扰的抽头能量分布，使得 后体ISI的第一抽头的能量变弱，第二抽头的能量增强；在此基础上，能 够利用改进型FEE消除前体ISI以及后体ISI的第一抽头，为后续改进型 DFE的处理过程多出1个时钟周期的处理时间，使得改进型DFE中第一 反馈回路的计算时间可以在两个时钟周期内完成；改进型PDFD的反馈回 路变短且反馈回路中增加了一个延时单元，因而使得改进型PDFD中包含 较大计算量的反馈回路能够在两个时钟周期内完成计算，与现有技术中在 DFSE(图1)的具体应用过程中，改进型DFE模块中的闭合回路1(关 键路径1)中包括较多的加法器等运算单元，因而计算用时较长；改进型 PDFD模块中的闭合环路2(关键路径2)包括较多的运算单元；且关键 路径1和关键路径2均需要在1个时钟周期内完成相应的运算相比，本发 明能够将改进型DFE和改进型PDFD中的包括较多的运算单元的环路中 增加延时单元，进而为所述包括较多运算单元的环路提供充足的计算时 间，因而能够保证改进型DFE和改进型PDFD的反馈回路都可以在两个 时钟周期内完成计算。综上，本发明提供的DFSE，在保证不降低系统性 能的情况下，不但可以很轻松地在ASIC上实现，而且还可在FPGA上实 现，能够降低芯片设计的风险。

作为上述所述判决反馈序列预测器的实现，如图9所示，本发明还提 供了一种消除码间串扰的方法，所述方法应用于上述判决反馈序列预测器 中，所述方法包括：

901：码间串扰成形滤波器接收输入信号，对所述输入信号进行处理 以改变码间串扰的抽头能量分布，得到第一输出信号，并将所述第一输出 信号传输至改进型前馈均衡器，所述第一输出信号的后体ISI的第一抽头 的能量小于所述输入信号的后体ISI的第一抽头的能量，所述第一输出信 号的后体ISI的第二抽头的能量大于所述输入信号的后体ISI的第二抽头 的能量。

其中，所指的输入信号为1000BASE-T接收端接收的信号，该信号 的各个抽头的能量分布如图2所示。从图2中可以看出，1000BASE-T信 道的后体ISI中，其第一抽头的能量最大，因此，能否准确地消除后体ISI 的第一抽头，对系统性能的影响至关重要。

本发明中，为了为给后续改进型DFE和改进型PDFD的数据处理增 加时间以解决其存在的关键路径问题，在本发明之DFSE中，后体ISI 第一抽头的消除任务交由FFE来完成。众所周知，在FFE、改进型DFE 和改进型PDFD这三者之间，FFE的性能是最差的，难堪此重任。为此， 本发明引入ISF滤波器，改变ISI的能量分布，让后体ISI的能量主要集 中于第二个抽头上。

其中，该码间串扰成形滤波器(ISI Shaping Filter，ISF)的传递函 数可以表示为下述公式(1)：

$H\left(z\right)=\frac{Z^{-1}}{1+K_{\mathrm{isf}}·Z^{-1}}---\left(1\right)$

其中，参数K_isf可根据实际情况进行调节，本发明给出一个参考值 0.515625。

将如图2所示的输入信号经过该ISF滤波器进行处理后，可得到如图 10所示的第一输出信号。对比图2和图10，可发现引入ISF滤波器进行 预处理后，前体ISI抽头的能量没有变化。后体ISI的第一个抽头的能量 减小，而第二个抽头的能量增大。这样，由于第一个抽头的能量大大减少， 因而其影响也减小，因而由即使FFE的性能较差，但由改进型FEE负责 消除第一抽头，对系统性能的损害几乎可忽略不计。

此外，需要说明的是，在本实施例的一种实现方式中，图10中还示 出了改进型FEE用于消除前体ISI的所有抽头以及后体ISI的第一个抽头； 改进型PDFD用于消除后体ISI的第2个至第4个抽头，改进型DFE用 于消除后体ISI的第4个至最后一个抽头。

此外，对于线对j，所述码间串扰成形滤波器输出的第一输出信号z_n,j如下述公式(2)：

$\left(\begin{array}{c}{z}_{n,j}=\underset{i=-K}{\overset{L}{\Sigma }}{h}_{i,j}{a}_{n-i,j}+w_{n,j}\\ =a_{0,j}+\underset{i=-K}{\overset{-1}{\Sigma }}{h}_{i,j}{a}_{n-i,j}+h_{1,j}{a}_{n-1,j}+\underset{i=2}{\overset{L}{\Sigma }}{h}_{i,j}{a}_{n-i,j}+w_{n,j}\end{array}\right)---\left(2\right)$

902：改进型前馈均衡器接收所述第一输出信号，消除所述第一输出 信号中前体ISI的所有抽头和后体ISI的第一个抽头，得到第二输出信号， 并将所述第二输出信号传输至改进型判决反馈均衡器。

其中，所指的第一输出信号即为步骤901中经过ISF预处理后得到的 输出信号。

本实施例中所指的改进型前馈均衡器为k+2阶有限冲激响应(FIR) 滤波器，其具体的电路如图5所示，所述改进型前馈均衡器包括k+1个乘 法器、k+1个加法器和k+3个延时单元，所述k为前体ISI的抽头的个数。 其中，对于线对j，乘法器1至乘法器k对应的输入信号分别对应于前体 ISI的h_-1,j至h_-k,j共k个抽头，乘法器k+1对应的输入信号为后体ISI的抽 头1。因而从该电路图可以看出，改进型前馈均衡器用于消除前体ISI的 所有抽头、后体ISI的抽头1，保留抽头0，也即是需要恢复的信号。此外， 图中示出的z_n,j为该改进型前馈均衡器对应的输入信号也即所述ISF的输 出信号，为该改进型前馈均衡器的输出信号。

与现有技术中DFSE中的FFE模块仅用于消除前体ISI {h_-K,j,h_-K+1,j,…,h_-1,j}不同，在本发明中，FFE模块除了消除前体ISI {h_-K,j,h_-K+1,j,…,h_-1,j}，还消除后体ISI的第一个抽头h_1,j。这样，不考虑误 差的存在，FFE的输出信号，也即所述第二输出信号可以表示为下述 公式(3)：

${\hat{z}}_{n,j}=a_{0,j}+\underset{i=2}{\overset{L}{\Sigma }}{h}_{i,j}{a}_{n-i,j}+w_{n,j}---\left(3\right)$

903：改进型判决反馈均衡器接收所述第二输出信号，消除所述第二 输出信号中后体ISI的第u+1至u+m个抽头，所述u和m为正整数，所 述u>1，所述m为所述改进型判决反馈均衡器消除的码间串扰的抽头的总 个数，得到第三输出信号，并将所述第三输出信号传输至改进型并行判决 反馈解码器，其中，所述改进型判决反馈均衡器中，第一反馈回路中加法 器的计算时间为两个时钟周期。

其中，本步骤中所指的所述改进型判决反馈均衡器改进型DFE为一 个包含反馈回路的无限冲激响应滤波器，与现有技术中的判决反馈均衡器 不同的是，本实施例中的所述改进型判决反馈均衡器中第一反馈回路中包 括3个延时单元，所述3个延时单元分别位于两个不同的加法器之间。所 述改进型判决反馈均衡器的具体电路图可参考图6所示，该改进型判决反 馈均衡器包括m个乘法器、m个加法器、m+3个延时单元和1个判决器， 所述m个乘法器对应的输入信号为h_2,j至h_2+m,j；且其中图中以粗线示出的 为前文中所指的第一反馈回路，且该回路中包括三个延时单元分别为601、 602和603。这样，位于延时单元601和延时单元602之间的数据处理需 在一个时钟周期内完成；位于延时单元602和延时单元603之间的数据处 理需在一个时钟周期内完成，位于延时单元603和601之间的数据处理需 在一个时钟周期内完成。与图1所示的判决反馈均衡器进行对比可知，增 加了延时单元603后，本实施例中第一反馈回路(图中以较粗的线示出) 的处理过程由原来的一个时钟周期延长为两个时钟周期，因而时间较充 足。此外，图6中示出的为该改进型判决反馈均衡器的输入信号，也 即所述第二输出信号，为该改进型判决反馈均衡器的输出信号，也即 第三输出信号。

基于上述的结构，在步骤902的基础上，本步骤中所述改进型判决反 馈均衡器接收第二输出信号，并进一步消除后体ISI中的第u+1个抽头及 以后的所有抽头，本步骤中用u+m表示最后一个抽头，因而所消除的抽 头可用集合{h_u+1,j,h_u+2,j,…,h_u+m,j}表示，其中u大于1；其余的第2个抽头至 第u个抽头{h_2,j...,h_u,j}由下述改进型PDFD消除。换句话说，能量最大的 u-1个抽头{h_2,j...,h_u,j}被DFE暂时保留。之所以这样做，是考虑到DFE存 在一个众所周知的误差传递(error propagation)问题，性能相对较差， 因此把消除能量最大的u-1个抽头{h_2,j...,h_u,j}的重任留给性能更佳的改进型 PDFD。

可选的，在本步骤的一种具体实现方式中，所述u取2，也即所述改 进型DFE负责消除{h_3,j,h_4,j,…,h_2+m,j}；则假设改进型DFE的判决器总是给 出正确的判决值，那么本步骤中，改进型DFE的输出信号也即所述第三 输出信号可以表示为下述公式(4)：

${\tilde{z}}_{n,j}=a_{0,j}+{\mathrm{isi}}_{2,j}+w_{n,j}---\left(4\right)$

其中，isi_2,j为后体ISI h_2,j带来的残留误差，具体数值为下述公式(5)：

isi_2,j＝h_2,ja_n-2,j  (5)

904：改进型并行判决反馈解码器接收所述第三输出信号进行维特比 译码，并消除所述第三输出信号中后体ISI的第2个至第u个抽头，得到 消除码间串扰后的目标信号，所述改进型并行判决反馈解码器中的闭合反 馈回路的计算时间为2个时钟周期。

其中，本实施例中所指的改进型并行判决反馈解码器可参考图8所示， 其包括一维分支度量计算(1-D Branch Metrics,BM1D)模块801、一维分 支度量选择(Multiplexers,MUX)模块802、四维分支度量计算(4-D Branch  Metrics，BM4D)模块803、幸存路径度量累加比较选择 (Add-compare-select，ACS)模块804和幸存路径存储(Survivor  Memory Unit，SMU)模块805。与现有技术不同的是，本实施例中提供 的改进型PDFD的反馈回路中不包含BM1D模块801，且反馈回路中在 原有仅有一个延时单元的基础上增加了1个延时单元806，这样反馈回路 中共有两个延时单元(806和807)，且该两个延时单元位于不同的模块 之间；具体的说，所述MUX模块802、BM4D模块803、ACS模块804 和SMU模块805组成了一个闭环反馈回路，其中一个延时单元806可以 位于BM4D模块和ACS模块之间，另一个延时单元807可位于ACS模 块804之内；在本实施例的其他实现方式中，还可通过采用时序重分技术 使得延时单元806位于反馈回路中的其他位置，比如说延时单元806还可 以位于所述MUX模块802之后。此外，所述BM1D模块801位于该反馈 回路外，可选的，还可在所述BM1D模块后新增一个延时单元808以进 一步减小关键路径。

本发明实施例提供的改进型PDFD，首先消除后体ISI h_2,j带来的残 留isi_2,j，然后利用维特比算法(可参考现有技术)，通过连续不断地计算 路径度量的方法来寻找与接收样本序列之间的欧几里德距离最小的最佳 码元序列，将该最佳码元序列确定为目标信号。

本发明提供的一种消除码间串扰的方法，通过码间串扰成形滤波器对 接收的信号进行处理后，改变接收信号中码间串扰的抽头能量分布，使得 后体ISI的第一抽头的能量变弱，第二抽头的能量增强；在此基础上，能 够利用改进型FEE消除前体ISI以及后体ISI的第一抽头，为后续改进型 DFE的处理过程多出1个时钟周期的处理时间，使得改进型DFE中第一 反馈回路的计算时间可以在两个时钟周期内完成；改进型PDFD的反馈回 路变短且反馈回路中增加了一个延时单元，因而使得改进型PDFD中包含 较大计算量的反馈回路能够在两个时钟周期内完成计算，与现有技术中在 DFSE(图1)的具体应用过程中，改进型DFE模块中的闭合回路1(关 键路径1)中包括较多的加法器等运算单元，因而计算用时较长；改进型 PDFD模块中的闭合环路2(关键路径2)包括较多的运算单元；且关键 路径1和关键路径2均需要在1个时钟周期内完成相应的运算相比，本发 明能够将改进型DFE和改进型PDFD中的包括较多的运算单元的环路中 增加延时单元，进而为所述包括较多运算单元的环路提供充足的计算时 间，因而能够保证改进型DFE和改进型PDFD的反馈回路都可以在两个 时钟周期内完成计算。综上，本发明提供的DFSE，在保证不降低系统性 能的情况下，不但可以很轻松地在ASIC上实现，而且还可在FPGA上实 现，能够降低芯片设计的风险。

进一步的，作为上述各图所示方法的补充，本发明还提供了改进型 PDFD的具体计算方法，如图11所示，步骤902可具体细化为下述步骤 1101至步骤1105。

1101：BM1D模块，接收所述第三输出信号，进行超前计算后，得 到8×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送 至所述MUX模块。

时刻n、状态ρ_n∈{0,1,2,3,4,5,6,7}、线对j∈{0,1,2,3}的ISI预估残留值可以 表示为下述公式(6)：

${\mathrm{isi}}_{2~u,j}\left({\rho }_n\right)=\underset{i=2}{\overset{u}{\Sigma }}{h}_{i,j}{\tilde{a}}_{n-i,j}---\left(6\right)$

其中，是的缩写，为维特比算法中幸存路径(Survivor  Path)上的状态ρ_n在n-2时刻的幸存符号(Survival Symbol)序列。

BM1D子模块用于计算时刻n、状态ρ_n、线对j的1D-BM(一维路径 分支度量值)，其计算公式如下述(7)：

${\lambda }_{n,j}(z_{n,j},a_{n,j},{\rho }_n)={({\tilde{z}}_{n,j}-a_{n,j}-{\mathrm{isi}}_{2~u,j}\left({\rho }_n\right))}^2---\left(7\right)$

其中，a_n,j为判决器关于数值(z_n,j-isi_2,j(ρ_n))在符号子集A∈{-1,1}和 B∈{-2,0,2}上的判决值。

另外，在1000BASE-T中，发送/接收码元取值五电平幅度调制 (PAM5)，也就是说，式(6)中的只能取值于符号集 A∈{-1,1}或者B∈{-2,0,2}，也就是说，isi_2-u,j可以可以采用枚举法超前(Look  ahead)计算。

特别地，当u＝2时，式(6)中的isi_2,j可以超前计算如下：

${\mathrm{isi}}_{2,j}({\rho }_n,{\tilde{a}}_{n-2,j})=\left(\begin{array}{c}-{2h}_{2,j}\\ -h_{2,j}\\ 0\\ h_{2,j}\\ {2h}_{2,j}\end{array}\right)---\left(8\right)$

其中应该取五个数值之中的哪一个数值，取决于幸存符 号的实际值。

从(7)中可以看出，isi_2,j(ρ_n)可以用脱离进行超前计算的 来代替，因此，一维路径分支度量值也可以超前计算如下公 式(9)：

${\lambda }_{n,j}({\tilde{z}}_{n,j},a_{n,j},{\rho }_n)=\underset{{\tilde{a}}_{n-2,j}}{\mathrm{Sel}}{({\tilde{Z}}_{n,j}-a_{n,j}-{\mathrm{isi}}_{2,j}({\rho }_n,{\tilde{a}}_{n-2,j}))}^2---\left(9\right)$

其中，符号Sel表示根据幸存符号的实际值进行数据选择。

这样，当u＝2时，BM1D可以采用如图12所示的电路来实现。在该 电路中，首先对线对j的输入信号进行超前计算以消除ISI后的数值 的所有可能的5个取值，分别在符号子集A∈{-1,1}和 B∈{-2,0,2}上进行判决，然后对判决值进行取平方计算并延时一拍，输出 10个一维路径分支度量值由于在1000BASE-T中，共有 4个线对，即j∈{0,1,2,3}，因此，BM1D模块总共输出4×2×5＝40个一维 分支度量值。

当u>2时，只要把图12进行扩展即可。这时，BM1D模块总共输出 8×5^(u-1)个一维分支度量值。

1102：所述MUX模块，接收所述8×5^(u-1)个一维分支度量值，从所 述8×5^(u-1)个一维分支度量值进行选择，得到与8个状态、4个线对、2 个符号子集一一对应的64个一维分支度量，将所述64个一维分支度量值 发送至BM4D模块。

如图13所示，当u＝2时，MUX子模块由2个五选一数据选择器组成， 用于对BM1D单元所给出的一维分支度量进行选择，获得与 状态ρ_n、线对j、相对应的、基于符号子集A∈{-1,1}和B∈{-2,0,2} 上的两个一维分支度量和与8个 状态、4个线对、2个符号子集一一对应，MUX单元总共输出8*4*2＝64 个一维分支度量。

当u>2时，MUX子模块扩展为由2个5^(u-1)选一数据选择器组成。

1103：所述BM4D模块，按照预设编码规则，对4个线对的一维分 支度量值进行累加，得到与8个状态、4个线对一一对应的32个四维分 支度量值，将所述32个四维分支度量值经位于所述BM4D模块之后的延 时单元延时一拍后发送至ACS模块。

BM4D子模块按照1000BASE-T网格编码状态图的规则，对4个线 对的MUX子模块所给出的一维分支度量值进行累加，获得一个四维分支 度量值(4D-BM)，该计算过程可用下述公式(10)描述：

${\lambda }_n({\tilde{z}}_n,a_n,{\rho }_n)=\min \{\underset{j=0}{\overset{3}{\Sigma }}{\lambda }_{n,j}({\tilde{z}}_{n,j},a_{n,j}\in A,{\rho }_n),\underset{j=0}{\overset{3}{\Sigma }}{\lambda }_{n,j}({\tilde{z}}_{n,j},a_{n,j}\in B,{\rho }_n)\}---\left(10\right)$

其中，min表示取最小值操作。BM4D子模块的VLSI电路实现如图 14所示，其具体结构可参考现有技术。由于在1000BASE-T网格编码状 态图中，8个状态ρ_n∈{0,1,2,3,4,5,6,7}的网格编码规则均不相同，即式(10) 的累加规则因状态而异，所以，不同状态的BM4D子模块的VLSI电路有 所不同，图14给出的是状态ρ_n＝0的电路图。

BM4D子模块获得的四维分支度量值延时一拍，成为 送给ACS子模块。

1104：所述ACS模块，计算路径度量值，获得与8个状态相对应的 8条幸存路径和生成幸存符号；将所述幸存符号经所述ACS模块内的延时 单元延时一拍后送给SMU模块。

按照1000BASE-T网格编码规则，对于任何一个状态ρ_n，均对4个 可能转移的先行状态ρ_n-¹。ACS子模块利用如下公式(11)来计算路径度量， 幸存路径度量数值最小者为幸存路径度量，其对应的状态ρ_n-1即为ρ_n的幸 存先行状态。

${\Gamma }_n\left({\rho }_n\right)=\underset{\left\{{\rho }_{n-1}\right\}->{\rho }_n}{\min }\{{\Gamma }_{n-1}\left({\rho }_{n-1}\right)+{\lambda }_{n-1}({\tilde{z}}_{n-1},a_{n-1},{\rho }_{n-1})\}---\left(11\right)$

与BM4D子模块的VLSI电路一样，由于在1000BASE-T中，8个状 态ρ_n∈{0,1,2,3,4,5,6,7}的网格编码规则均不相同，所以，不同状态的ACS子 模块的VLSI电路存在差异，图15给出了状态ρ_n＝0的电路图，它由4个 加法器、1个数值比较器和1个四选一数据选择器组成。

另外，ACS子模块还包含一个1个四选一数据选择器，用于幸存符号 的生成，如图15所示。其中，S0_n-1(0)、S2_n-1(2)、S4_n-1(4)和S6_n-1(6)分别表 示状态0、2、4和6的信号判决值；所述幸存符号经过所述延时单元1501 延时一拍后送给SMU模块；

1105：所述SMU模块，接收所述存储幸存路径上的幸存符号序列， 将其内部第1级至第u-1级四选一数据选择器的输出结果反馈至所述MUX 模块，且通过寄存器交换法合并幸存符号序列，输出所述消除码间串扰后 的目标信号。

所述SMU模块存储幸存路径上的幸存符号序列(Survivor  Sequence)。按照维特比算法理论，SMU必须具备一定的深度(merge  depth)，这样才能让幸存符号序列“合并”，从而让SMU输出准确的最 终判决(Final Decision)。

SMU的深度D的大小可根据实际情况确定，本发明实施例给出一个 参考值为D＝12，其电路架构如图16所示。图16只给出了状态0的电 路，它包含D个四选一数据选择器和D个延时单元。所有四选一数据选 择器的选择驱动端信号都来自ACS子模块输出的d_n-1(0)。除了连线有所差 异之外，其它7个状态的实现电路与状态0相同。

另外，作为当u＝2时的特例，如图16所示，所述SMU模块的第一 级四选一数据选择器的输出送给MUX子模块选择特定的一维分 支度量。此外，本发明中的输出位置在延时单元1601之前。

当u>2时，所述SMU模块扩展为将其内部第1级至第u-1级四选一 数据选择器的输出结果反馈至所述MUX。

最后，需要指出的是，本发明图16所给出的SMU，采用的是寄存器 交换法(Register Exchange)，也可以采用回溯法(Track Back)来实 现，甚至也可以采用寄存器交换法和回溯法混合实现。

此外，本实施例中所提供的所述改进型并行判决反馈解码器还包括1 个延时单元，所述1个延时单元位于所述BM1D模块之后；

所述BM1D模块具体包括：

所述BM1D模块，接收所述第三输出信号，进行超前计算后，得到8 ×5^(u-1)个一维分支度量值，并将所述8×5^(u-1)个一维分支度量值发送至位 于所述BM1D模块之后的所述1个延时单元，经所述延时单元延时1拍 后发送至MUX模块。

需要说明的是，本发明提出的新型DFSE架构，不仅适用于 1000BASE-T千兆以太网物理层，经过适当的修改后，也可应用于ADSL、 VDSL、PLC(电力线通信)等其它高速有线通信物理层中，甚至还可应 用于SCDMA等无线通信物理层中。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到 本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬 件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技 术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式 体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软 盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人 计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可 轻易想到变化或替换，都应涵盖在本发明的保护范围之内。