一种非对称超薄SOIMOS晶体管结构及其制造方法

摘要

本发明提供了一种非对称超薄SOIMOS晶体管的制造方法，包括：a.提供由绝缘层(200)和半导体层(300)组成的衬底；b.在所述衬底上形成栅极叠层(304)；c.去除半导体层(300)上源区一侧的半导体材料，形成第一空位(001)；d.去除绝缘层(200)上源区及靠近源区的沟道下方的绝缘材料，形成第二空位(002)；e.在第一空位(001)和第二空位(002)处填充半导体材料，并与第二空位(002)上方的半导体材料相连；f.进行源漏区注入。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。

说明书

技术领域

本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一 种非对称超薄SOIMOS晶体管结构及其制造方法。

技术背景

SOI(Silicon On Insulator)是指绝缘体上硅技术，SOI技术是公 认的二十一世纪的主流半导体技术之一。SOI技术有效地克服了体硅 材料的不足，充分发挥了硅集成电路技术的潜力，正逐渐成为制造高 速、低功耗、高集成度和高可靠超大规模集成电路的主流技。

在MOSFET结构中，为了增强栅对沟道的控制能力，更好的抑 制短沟道效应，希望沟道部分越窄越好。然而，在沟道厚度小于10nm 以后，由于载流子迁移率随着沟道厚度的减小而降低，器件性能会受 到较严重的影响，特别地，在靠近源端的沟道部分所受影响尤为严重， 而在漏端，由于高场饱和作用的影响，沟道宽度对迁移率的影响不起 主要作用。

漏端感应势垒降低效应(Drain Induction Barrier Lower)是短沟 道器件中存在的一种非理想效应，即当沟道长度减小，源漏电压增加 而使得源区和漏区PN结耗尽区靠近时，沟道中的电力线可以从漏区 穿越到源区，并导致源端势垒高度降低，从而使源区注入沟道的载流 子数目增加，漏端电流增大。随着沟道长度的进一步减小，DIBL的 影响越来越严重，使晶体管阈值电压降低，器件电压增益下降，同时 也限制了超大规模集成电路集成度的提高。为了降低DIBL的影响， 希望沟道宽度，尤其是靠近漏端的沟道宽度越窄越好。

因此，为了平衡沟道宽度对载流子迁移率和DIBL效应的影响， 优化器件性能，本发明提供了一种非对称超薄SOIMOS晶体管结构 及其制作方法，其沟道区靠近源端部分的厚度是靠近漏端部分的厚度 的1至3倍，且其薄沟道部分的长度是厚沟道部分的长度的1至3倍。 也就是说，在靠近源端的地方，主要考虑沟道宽度对迁移率的影响， 沟道宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率 的影响不大，因此为了降低DIBL的影响，沟道宽度较小。与现有技 术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性 能。

发明内容

本发明提供了一种非对称超薄SOIMOS晶体管结构及其制作方法， 有效抑制了器件的短沟道效应，提高了器件性能。具体地，本发明提 供的一种非对称超薄SOIMOS晶体管的制造方法，包括：

a.提供由绝缘层和半导体层组成的衬底；

b.在所述衬底上形成栅极叠层；

c.去除半导体层上源区一侧的半导体材料，形成第一空位；

d.去除绝缘层上源区及靠近源区的沟道下方的绝缘材料，形成 第二空位；

e.在第一空位和第二空位处填充半导体材料，并与第二空位上 方的半导体材料相连；

f.进行源漏区注入。

其中，在步骤c中，所述第一空位的长度等于半导体层上源区的 长度，所述第一空位的厚度等于半导体层的厚度。

其中，在步骤c中，所述去除半导体层上源区一侧的半导体层， 形成第一空位的方法是各向异性刻蚀。

其中，在步骤d中，所述第二空位的厚度为半导体层厚度的1～3 倍。

其中，在步骤d中，所述第二空位延伸至栅极叠层下方的长度约 为栅极叠层长度的1/4～2/3。

其中，在步骤d中，所述去除绝缘层上源区及靠近源区的沟道下 方的绝缘材料，形成第二空位的方法是各向同性刻蚀。

其中，在步骤e中，所述在第一空位和第二空位处填充半导体层 的方法是选择性外延生长。

其中，在所述步骤b可用以下步骤代替：g.在所述衬底上形成 栅极介质层，在所述栅极介质层上形成伪栅结构；h.在伪栅结构的 两侧形成源漏扩展区。

其中，在所述步骤f之后还可包括步骤：i.对漏区一侧的半导体 层进行加厚，直至漏区顶部与源区顶部平齐。

其中，在所述步骤f之后还可包括步骤：j.去除所述伪栅结构， 形成伪栅空位；k.在伪栅空位中淀积栅极叠层。

相应的，本发明提供了一种非对称超薄SOIMOS晶体管结构，包括：

绝缘层；

位于所述绝缘层上方的半导体层；

位于所述半导体层上方的栅极介质层；

位于所述栅极介质层上方的栅极叠层；

位于所述栅极叠层下方的沟道区；

位于所述栅极叠层两侧衬底中的源漏区；

以及覆盖栅极叠层和源漏区的层间介质层；

其中，所述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的 1至3倍。

根据本发明提供的非对称超薄SOIMOS晶体管结构，在沟道部 分靠近源端的位置宽度较大，降低了沟道宽度对迁移率的影响；而在 靠近漏端的地方宽度较小，在不影响载流子迁移率的情况下，有效降 低DIBL的影响。与现有技术相比，本发明有效地抑制了短沟道效应 的不良影响，提高了器件性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描 述，本发明的其它特征、目的和优点将会变得更明显：

图1～图7为根据本发明的一个具体实施方式中该超薄SOI器件 各个制造阶段的剖面图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图 对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示 出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相 同或类似功能的元件。下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明，而不能解释为对本发明的限制。

如图7所示，本发明提供了一种非对称超薄SOIMOS晶体管结 构，包括：绝缘层200；位于所述绝缘层200上方的半导体层300； 位于所述半导体层300上方的栅极介质层301；位于所述栅极介质层 301上方的栅极叠层304；位于所述栅极叠层304下方的沟道区；位 于所述栅极叠层304两侧衬底中的源漏区；以及覆盖栅极叠层304和 源漏区的层间介质层；其中，所述沟道区靠近源端部分的厚度是靠近 漏端部分的厚度的1至3倍。所述厚沟道部分的长度是沟道总长度的 1/4～2/3。

该衬底由基体层100、绝缘层200和半导体层300通过SOI制造 技术形成，所述SOI制造技术可以是注氧隔离技术、激光再结晶技术、 键合技术和/或注氢智能剥离技术等。基底层100非必须，即，仅绝 缘层200和半导体层300也可构成所述SOI衬底。绝缘层200是形成 于基底层100之上的氧化层，首选是二氧化硅，其厚度为5nm～200nm。 半导体层300首选是一薄的单晶硅层，也可以是单晶的锗硅合金，其 厚度为5～20nm，如8nm、10nm等。

栅介质层301优选材料为氮氧化硅，也可为氧化硅或高K材料。 其等效氧化厚度为0.5nm～5nm。

栅结构包括导电的栅极叠层304和一对位于该栅极叠层304两侧 的绝缘介质侧墙303。栅极叠层304可以只为金属栅极，也可以为金 属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。

半导体沟道区位于绝缘衬底200的表面，其优选材料为单晶硅或 单晶锗合金薄膜，其厚度为5～20nm。该区域是极轻掺杂甚至未掺杂 的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。

源区和漏区分别位于栅极叠层304两侧，绝缘层200上方的半导 体层300内。源区的厚度大于漏区的厚度。靠近源区一侧的沟道部分 厚度大于靠近漏端一侧的沟道厚度，为10nm～60nm。

根据本发明提供的非对称超薄SOIMOS晶体管结构，在沟道部 分靠近源端的地方宽度较大，降低了沟道宽度对迁移率的影响；而在 靠近漏端的地方宽度较小，在不影响载流子迁移率的情况下，有效降 低DIBL的影响。与现有技术相比，本发明有效地抑制了短沟道效应 的不良影响，提高了器件性能。

下面结合附图对本发明的制作方法进行详细说明，包括以下步 骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。

首先提供衬底。所用衬底为SOI材料。该SOI材料由键合和背 面腐蚀技术制成。由基底层100、隐埋氧化层200和单晶硅膜300组 成。隐埋氧化层厚度约为75nm～200nm。单晶硅膜300起始厚度为 5～20nm，如果过厚，可由热氧化和BOE腐蚀技术减薄至所需厚度。 基底也可以是蓝宝石或玻璃等绝缘材料。

在所述衬底上形成栅极介质层301。所述栅极介质层301可以是 热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、 HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、 Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，栅极介质层301 的厚度可以为1nm-10nm，例如3nm、5nm或8nm。可以采用热氧化、 化学气相沉积(CVD)或原子层沉积(ALD)等工艺来形成栅极介 质层301。

接下来，在所述栅极介质层上形成伪栅结构302。所述伪栅结构 302可以是单层的，也可以是多层的。伪栅结构302可以包括聚合物 材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实施例 中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方 法在栅极空位中填充多晶硅，其高度略低于侧墙10～20nm，接着在多 晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、 CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形 成栅电极图形，然后以栅电极图形为掩膜腐蚀掉栅极介质层301的裸 露部分。半导体层300中被栅极介质层所覆盖的部分形成晶体管的沟 道区。需说明地是，以下若无特别说明，本发明实施例中各种介质材 料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故 不再赘述。

接下来，对伪栅结构302两侧的衬底300进行浅掺杂，以形成轻 掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺 杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相 反。

可选地，在栅极堆叠的侧壁上形成侧墙303，用于将栅极隔开。 具体的，用LPCVD淀积40nm～80nm厚的牺牲侧墙介质层氮化硅， 接着用会客技术在栅电极两侧形成宽度为35nm～75nm的氮化硅侧墙 303。侧墙303还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或 其他合适的材料形成。侧墙303可以具有多层结构。侧墙303还可以 通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如 30nm、50nm或80nm。

接下来，去除半导体层300上源区一侧的半导体材料，形成第一 空位001。具体的，利用光刻胶覆盖栅极介质层以及漏端一侧的半导 体结构，对暴露出的源端一侧的半导体层300进行各向异性刻蚀，由 于半导体层厚度为5nm～20nm，刻蚀方法一般为干法刻蚀。刻蚀完成 之后形成第一空位001，所述第一空位001的长度等于半导体层300 上源区的长度，所述第一空位001的厚度等于半导体层300的厚度。

接下来，去除绝缘层300上源区及靠近源区的沟道下方的绝缘材 料，形成第二空位002。具体的，对第一空位001下方的绝缘层200 进行各向同性刻蚀，直至得到所需第二空位002。刻蚀方法一般为干 法和/或湿法刻蚀。所述第二空位002的厚度为半导体层300厚度的 1～3倍，所述第二空位002延伸至栅极叠层304下方的长度约为栅极 302长度的1/4～2/3。第二空位002形成之后的半导体结构图如图2 所示。

接下来，如图3所示，用半导体材料硅或者锗硅合金填充所形成 的第一空位001和第二空位002。填充方法是选择性外延法，具体的， 在半导体结构源区以外的部分上形成掩膜，所述掩膜可以是二氧化硅 或氮化硅等，以位于第二空位002上方靠近源区一侧的沟道部分为籽 晶，外延生长单晶硅或单晶锗硅，直至源区达到所需厚度。之后去除 掩膜。其中，刻蚀气体可选用氯化氢。为了减小源区的寄生电阻，生 长的半导体层厚度高于原第一空位001被刻蚀前的表面(即栅极介质 层底部)20nm～100nm。

同样的，如图4所示，为了减小漏区的寄生电阻，对漏区的一侧 的半导体层300进行加厚处理。优选的加厚方法是是选择性外延法， 即，以位漏区的半导体层为籽晶，外延生长单晶硅或单晶锗硅，直至 漏区厚度与源区平齐。另一可以采用的方法是常规低压化学淀积法 (LPCVD)。

源漏区半导体材料形成后，淀积一层厚度为10nm～35nm厚的二 氧化硅介质层，并以该介质层为缓冲层，离子注入源漏区。对P型晶 体而言，掺杂剂为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂 剂为磷或砷或锑等。掺杂浓度为5e10¹⁹cm^-3～1e10²⁰cm^-3。完成掺杂之 后的半导体结构如图5所示。

接下来，去除所述伪栅结构302，形成伪栅空位。去除伪栅结构 302可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻 蚀。

接下来，如图6所示，在栅极空位中形成栅极叠层304。栅极叠 层304可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多 晶硅上表面上具有硅化物。

具体的，优选的，在栅极介质层301上先沉积功函数金属层，之 后再在功函数金属层之上形成金属导体层。功函数金属层可以采用 TiN、TaN等材料制成，其厚度范围为3nm～15nm。金属导体层可以 为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、 MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、 NiTa_x中的一种或其组合。其厚度范围例如可以为10nm-40nm，如 20nm或30nm。

最后进入常规CMOS后续工艺，包括淀积钝化层、开接触孔以 及金属化等，即可制成所述超薄SOI MOS晶体管，如图7所示。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离 本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些 实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技 术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次 序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的 工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开 内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或 者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步 骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获 得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明 所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法 或步骤包含在其保护范围内。