用于超低功率应用的IO中的改进静电流

摘要

一种输入/输出IO电路，包括：IO驱动电路；静电放电ESD保护半导体开关，其中具有被配置为接收ESD的第一输入端、连接到ESD轨道的第二输入端以及开关控制输入端；ESD触发电路，连接到开关控制输入端，其中ESD触发电路被配置为在ESD检测电路检测到ESD时产生用来闭合保护半导体开关的触发信号；以及偏置电路，被配置为在IO电路处于正常操作时向ESD保护半导体开关的隔离阱提供反偏置信号。

说明书

技术领域

这里公开的各种示例性实施例一般地涉及用于超低功率应用的IO。

背景技术

随着器件尺寸不断的缩小，静电泄露增加，并且在超低功率应用中 越发显著。当电路正在运行时，ESD器件不处于活动状态，且其作为电 流泄露泄露的源。为了将开关置于关断的位置，ESD器件几乎将使总电 路的成本和尺寸加倍。

发明内容

下文示出了对多种示例性实施例的简要概述。在以下概述中进行了 一些简化和省略，这是为了突出以及引入多种示例性实施例的一些方面， 而不用于限制本发明的范围。对示例性实施例的具体描述足以使得本领 域普通技术人员使用和实施下文中的创造性概念。

各种示例性实施例涉及输入/输出(IO)电路，包括：IO驱动电路； 静电放电(ESD)保护半导体开关，其中具有被配置为接收ESD的第一 输入端、连接到ESD轨道(rail)的第二输入端以及开关控制输入端；ESD 触发电路，连接到开关控制输入端，其中ESD触发电路被配置为当ESD 检测电路检测到ESD时产生用来闭合(close)保护半导体开关的触发信 号；以及偏置电路，被配置为当IO电路正常操作时向ESD保护半导体开 关的隔离阱提供反偏置信号。

此外，各种示例性实施例涉及对IO电路中具有隔离阱的静电放电保 护半导体开关进行反偏置的方法，包括：在正常集成电路操作期间向ESD 保护半导体开关的隔离阱施加反偏置信号；检测ESD；产生ESD触发信 号；将ESD触发信号施加到ESD保护开关以接通ESD保护开关而将ESD 连接到ESD轨道；以及当检测到ESD时将隔离阱接地。

此外，各种示例性实施例涉及输入/输出(IO)电路，包括：IO驱动 电路；具有集成的p-阱(IPW)节点的静电放电(ESD)保护半导体开 关，其中ESD保护半导体开关连接于电压源和被配置为将ESD接地的地 之间，其中ESD保护半导体开关包括NMOS器件；ESD触发电路，连接 到ESD保护半导体开关的栅极，其中ESD触发电路被配置为当ESD检测 电路检测到ESD时产生用来闭合ESD保护半导体开关的触发信号；以及 偏置电压源，被配置为产生负的反偏置信号；偏置电压半导体开关，连 接于偏置电压源与ESD保护半导体开关之间，其中偏置电压半导体开关 被配置为控制将反偏置信号施加到IPW节点；以及IPW节点接地半导体 开关，连接于IPW节点和地之间，其中IPW节点接地半导体开关被配置 为基于对ESD加以指示的触发信号将IPW节点接地。

附图说明

为了更好地理解各种示例性实施例，对附图进行参照，其中：

图1示出了可在ESD电路中使用的根据本发明的BigFET 100实施例 的截面图；

图2示出了根据本发明的用于IO电路的具有集中式ESD保护的集成 电路的实施例；

图3示出了根据本发明的用于IO电路的具有分布式ESD保护的集成 电路的实施例；以及

图4示出了根据本发明的ESD保护电路和ESD触发电路的实施例。

为了便于理解，使用相同的附图标记来代表具有实质相同或相似的 结构和/或实质相同或相似的功能的元件。

具体实施方式

说明书和附图示出了本发明的原理。从而，应该理解的是，本领域 技术人员能够设想出实现本发明的原理并且属于本发明的范围的各种布 置(虽然未在这里明确描述或示出)。此外，这里所述的所有示例在理论 上明确地用于教导目的，以帮助读者理解本发明的原理以及由发明人为 了本领域的发展而对概念作出的贡献，并且认为不限于具体描述的示例 和条件。此外，这里使用的术语“或”指非排他性的或(即，和/或)，除 非另外指示(例如“或其它”或“或可替换地”)。同样，这里描述的各个实 施例并不是相互排斥的，一些实施例可以与一个或多个其它实施例组合 成新的实施例。如此所述，除非另外指示，术语“上下文”和“上下文对象” 将被认为是同义的。

当前集成电路(IC)可包括许多输入/输出(IO)管脚。一些IC可包 括成百上千的管脚。IO电路可与每个IO管脚相关联，以便控制和驱动管 脚的IO。由于IO管脚被暴露于环境中(尤其是当在制造期间运输和处理 时)，所以它们易发生静电放电(ESD)。ESD可导致IO管脚处存在非常 短的高压信号。结果，可在每个IO管脚处实施ESD保护电路，以防止IO 和其它内部IC电路免受ESD损坏。

这种ESD保护电路一般包括ESD检测器和触发器以及ESD保护半导 体开关。ESD检测器和触发器检测ESD的存在，并产生导通ESD保护半 导体开关的触发信号。由于ESD中所包含的高电荷(电流)，ESD保护半 导体开关可以是大型场效应晶体管(BigFET)。这种BigFET可具有最高 3μA的静态泄露电流。在可能具有例如100个IO管脚并因此可能具有100 个ESD开关来保护这些管脚的IC中，总的泄露电流可以是0.3mA。当今 的低功率以及超低功率IC中，0.3mA的泄露电流是严重的功率消耗 (draw)，这将降低IC的性能。从而，需要减小ESD保护电路的静电电流 消耗。此外，IO驱动电路还可包括一个或多个大型半导体晶体管，其可 间或地处于空闲状态，导致额外的大静态电流。

ESD保护电路可被实施为集中式ESD系统或分布式ESD系统。在集 中式ESD系统中，在IC中使用若干ESD保护电路来防止IC的IO免受ESD。 在分布式ESD系统中，每个IO管脚和其相关联的IO驱动可具有ESD保护 电路。两种类型都将在下文讨论。

在下文的实施例中，通过施加反偏置来减小ESD保护半导体开关(是 BigFET)的静态电流。在以上针对具有3μA的静态泄露电流的BigFET的 示例中，施加1V的反偏置可将静态电流泄露减小至150nA。这将静态泄 露电流缩小了20倍。在具有100个ESD保护电路的IC的示例中，可将由 ESD保护电路中的BigFET导致的总静态泄露电流从300μA降至15μA。

图1示出了可在ESD电路中使用的根据本发明的BigFET 100的实施 例的截面图。这种BigFET 100同样可存在于IO驱动电路中。所示出的 BigFET 100是NMOS器件。BigFET 100包括P-衬底105、深N-阱(NW) 区域110(其中包括N⁺防护区域115)和隔离P-阱(IPW)120。BigFET 100 还包括IPW 120中的N⁺掺杂区域125以及深NW区域110上的N⁺掺杂区域 130。交替的N+掺杂区域125、126形成BigFET 100的源极和漏极。此外， BigFET 100包括IPW 120中的P⁺掺杂区域135以及P-衬底105上的P⁺掺杂 区域140。BigFET还包括IPW 120的栅区域上在N⁺掺杂区域125之间形成 的栅电极145。施加到栅电极145的电压可引起BigFET 100导通，并使得 电流能够在源极和漏极之间流动。电压VDDE 150可施加到BigFET 100 的漏极，并且BigFET 100的源极可连接到地GNDE 155。偏置产生器160 向P⁺掺杂区域135施加偏置电压以便在IPW 120上施加反偏置。如上所述， 这一电压可大大降低BigFET的静态电流泄露。

大多数ESD保护电路使用NMOS BigFET，从而需要负的反偏置电压。 相对于源极使用负的反偏置电压使IO电路结构更加复杂，这是由于可能 需要将IO电路的其它电路元件与负的反偏置电压相隔离。如果在ESD保 护电路中使用PMOS BigFET作为代替，则可使用正的反偏置电压。

图2示出了根据本发明的用于IO电路的具有集中式ESD保护的集成 电路的实施例。集成电路200包括ESD保护电路205、偏置电路220(其也 可重新使用来自IC内部的其它部分)和IO驱动电路230。在IC 200中，ESD 保护电路205位于中心。同样，根据IC 200的大小和几何形状，可能存在 多于一个位于中心的ESD保护电路205。ESD保护电路205包括ESD BigFET 210和ESD触发电路215。根据多种设计参数，ESD BigFET 210 可以是如图1所述的NMOS器件或PMOS器件。在任何一种情况中， BigFET都被设计为能够处理特定级别的ESD。ESD触发电路215检测IC 中的ESD，尤其是IC 200的IO处存在的ESD。当触发电路215检测到ESD 时，触发电路215产生触发信号，以切换和接通(switch and open)ESD  BigFET 210，从而将ESD导向地240。此外，ESD可被导向公共轨道。为 了对两种实施例进行指代，地240或公共轨道可被称为ESD轨道。

当IC正常操作时，偏置电路220可向ESD BigFET 210提供偏置信号。 针对本说明书的目的的正常操作是IC的与ESD操作不同的任意操作。偏 置信号对ESD BigFET 210进行反偏置，以便减小ESD BigFET 210的静态 泄露电流。如上所述，根据BigFET 210是NMOS(负偏置)还是PMOS (正偏置)，偏置信号可具有相对于地的负电压或正电压。偏置电路220 和ESD保护电路205可包括特定的隔离和控制元件，以便在IC 200的正常 操作期间以及在ESD期间控制对偏置信号的施加。下文中将参照图4对针 对这些电路的根据本发明的具体实施例进行描述。

IO驱动电路230还可以包括大型半导体晶体管。在这种大型半导体 晶体管未处于活动状态时也可以对其进行反偏置，从而减小它们的静态 泄露电流。从而，偏置电路220还可向IO驱动电路230提供偏置信号。IO 驱动电路230还具有启用管脚，该启用管脚接收用来启用和禁用IO驱动 电路230并且进而启用和禁用IO管脚的控制信号。施加到IO驱动电路230 的启用管脚的控制信号还可用来在IO驱动电路230处于空闲状态时向IO 驱动电路230中的大型半导体晶体管施加偏置信号。

图3示出了根据本发明的用于IO电路的具有分布式ESD保护的集成 电路的实施例。集成电路300包括多个IO电路335和偏置电路320。IO电 路335包括ESD保护电路305和IO驱动电路330。ESD保护电路305包括 ESD BigFET 310和ESD触发电路315。根据多种设计参数，ESD BigFET 310可以是如图1所述的NMOS器件或PMOS器件。在任何一种情况中， BigFET都被设计为能够处理特定级别的ESD。ESD触发电路315检测IC 中的ESD，尤其是IC 300的IO处存在的ESD。当触发电路315检测到ESD 时，触发电路315产生触发信号，以切换和接通ESD BigFET 310，从而 将ESD导向地240或公共轨道。

当IC正常操作中时，偏置电路320可向ESD BigFET 310提供偏置信 号。偏置信号对ESD BigFET 310进行反偏置，以便减小ESD BigFET 310 的静态泄露电流。如上所述，根据BigFET 310是NMOS(负偏置)还是 PMOS(正偏置)，偏置信号可具有相对于地的负电压或正电压。偏置电 路320和ESD保护电路305可包括特定的隔离和控制元件，以便在IC 300 的正常操作期间以及在ESD期间控制对偏置信号的施加。下文中将参照 图4对用于这些电路的根据本发明的具体实施例进行描述。

IO驱动电路330还可以包括大型半导体晶体管。也可以对这种大型 半导体晶体管进行反偏置，从而减小它们的静态泄露电流。从而，偏置 电路320还可向IO驱动电路330提供偏置信号。IO驱动电路330还具有启 用管脚，该启用管脚接收用来启用和禁用IO驱动电路330以及进而启用 和禁用IO管脚的控制信号。施加到IO驱动电路330的启用管脚的控制信 号还可用来在IO驱动电路330处于空闲状态时向IO驱动电路330中的大 型半导体晶体管施加偏置信号。

偏置电路220、320可以位于IC 200的外部或内部。在不能容易地在 IC的内部实施偏置电路的情况中，IC可包括附加IO，该附加IO从外部偏 置电路接收外部偏置信号。使用外部偏置电路不会导致附加IO也需要具 有ESD保护。此外，因为偏置轨道易受到由于外部连接导致的ESD，因 此偏置轨道需要更厚些。此外，如果外部偏置电路产生负的偏置信号， 则针对偏置信号的IO由于负电压而不能使用正常MOS晶体管，从而需要 其它类型的晶体管，比如接地栅极NMOS晶体管(GGNMOST)或使用 寄生双极的低压触发配置(LVTSCR)结构。同样，当需要将偏置信号 施加到NMOS BigFET时，将不得不在外部产生负电压。此外，当使用偏 置信号时，在克服反偏置信号的效应(如果施加到IO驱动的话)的过程 中将会有少量延迟，从而接通IO驱动器的时机需要考虑这一延迟。同样， 外部偏置电路可用于集中式或分布式ESD系统。

图4示出了根据本发明的ESD保护电路和ESD触发电路的实施例。 ESD保护电路400包括反向体偏置(RBB)电路405和ESD触发电路410。 ESD触发电路还包括检测电路415、保持电路420、重置电路425和输出级 电路430。检测电路415检测ESD并产生信号。根据基于电阻器R8和晶体 管MN 15的时间常数，所产生的信号将持续一定的时间。保持电路420 保持由检测电路415所产生的信号。重置电路425确定ESD何时完成并将 触发电路410重置为关断状态。输出级电路430包括用来输出供其它电路 使用的ESD触发信号的驱动电路。

RBB 405包括BigFET晶体管MN0。BigFET MN0在导通和接通 (turnedon and opened)时为ESD(如果存在的话)提供路径。BigFET MN0 包括具有IPW节点的IPW衬底，其中可向IPW衬底施加偏置信号，以便 反偏置BigFET MN0。BigFET MN0的源极连接到地GND，漏极连接到 VDDE，以及栅极连接到ESD触发信号TRIG。电压源V0将电压VDDE 提供给各种电路元件，在本例中电压VDDE是3V。电压源V1提供偏置 电压BIAS，以便对BigFET MN0进行反偏置。本例中，偏置电压具有值 -1V。

MN1和MN2是控制施加到节点IPW的电压的晶体管，所述电压向 BigFET MN0的IPW提供偏置。MN2的漏极连接到电压源V1(相对于地 为负)并接收BIAS信号。MN2的源极连接到节点IPW，而且栅极连接到 产生控制信号CTRL的电压源V2。电压源可以产生在正常操作模式期间 驱动MN2的栅极的1.8V信号。在ESD期间，V1和CTRL两者都不存在。

MN1的漏极连接到节点IPW，而且源极连接到地GND。MN1的栅极 经由晶体管MP1接收ESD触发信号TRIG。另一个晶体管MN3的源极经由 晶体管MP1接收ESD触发信号TRIG，其漏极连接到节点IPW并进而连接 到MN1的漏极。MN3的栅极由控制信号CTRL驱动。MN3引起MN1处于 二极管配置，并且这防止MN1由于在IPW处由负偏置信号BIAS导致的负 电压而导通。晶体管MP1的源极连接到触发信号TRIG，其漏极连接到 MN1的栅极和MN3的源极，并且其栅极接地。

现在，将描述ESD保护电路的操作。在ESD操作期间，ESD触发电 路410将检测ESD，并产生ESD触发信号TRIG。ESD触发信号TRIG将被 施加到BigFET MN0的栅极，其将接通BigFET MN0并使得ESD电流通过 BigFET MN0流动到地或公共轨道。ESD触发信号TRIG还经由MP1施加 到MN1的栅极，MN1的栅极将节点IPW接地，从而将反偏置从BigFET MN0移除，以确保ESD保护电路的正确操作。

在正常操作期间，来自V2的控制信号CTRL将MN2和MN3都导通。 在MN2导通的情况下，偏置信号BIAS施加到节点IPW并从而对BigFET MN0进行反偏置，以便减小BigFET MN0的静态泄露电流。在MN3导通 的情况下，MN1处于二极管配置，且由于栅极被驱动为相对源极为负且 不存在任何Vg(栅-源电压)，所以MN1关断。在MN1处于二极管配置的 情况下，偏置信号BIAS的负电压不会导通MN1，这会把节点IPW接地并 从而扼制(defeat)BigFET MN0的反偏置。此外，在MN3导通的情况下， 偏置信号BIAS的负电压被施加回ESD触发电路，但MP1在正常操作期间 通过在正常操作期间关断将ESD触发电路410与偏置信号BIAS隔离。由 于漏极被驱动为相对于接地的栅极为负，所以MP1在正常操作期间保持 关断，以及源极经由触发电路接地。

图4中示出的电路的各个方面源于偏置信号BIAS为负电压这一事实。 这一负电压影响施加了这一负电压的其它器件。从而，各个附加电路元 件(例如MN3和MP1)可被用来隔离并排除负电压偏置信号BIAS的效果。

这里描述的BigFET器件可以包括可用来对BigFET器件进行反偏置 的隔离阱。如果器件是NMOS器件，则隔离阱将是隔离P-阱。如果器件 是PMOS器件，则隔离阱将是隔离N-阱。

本领域技术人员应该理解，这里的任何框图表示实现本发明的原理 的说明性电路的概念视图。此外，在还可按照需要在电路中包括其它元 件，或者可对电路的结构进行改变，以便实现与所示出的电路相同的功 能结果。

虽然特别参考本发明的特定示例性方面对各种示例性实施例进行了 详细描述，但应该理解的是，本发明能够具有其它实施例并且能够以多 种明显的方式对其细节进行修改。对本领域技术人员来讲显然的是，在 保持在本发明的主旨和范围内的同时可以对其进行修改和变形。从而， 前述公开、说明书和附图只是为了说明性的目的，而不通过任何方式限 制本发明，本发明只通过权利要求来限定。