具有精确可调阈值的高速差分比较器电路

摘要

本发明提供一种具有精确可调阈值电压的高速差分比较器电路。提供差分参考电压信号以控制比较器的阈值电压。参考信号的共模电压优选地跟踪由比较器电路处理的差分高速串行数据信号的共模电压。

说明书

背景技术

高速差分比较器(或者限幅器)在高速串行接口(“HSSI”)应 用(例如用于在印刷电路板(“PCB”)上的两个或者更多集成电路 (“IC”)器件之间的数据信号传送)中发挥重要作用。时钟和数据 恢复(“CDR”)电路、判决反馈均衡器(“DFE”)电路和眼查看器电 路都通常使用高速比较器以对输入信号(例如高速串行数据信号) 采样/限幅以确定(做出判决)输入信号的逻辑或者数据电平在每个 时间瞬间是否为二进制1或者二进制0。已知的高速差分比较器的阈 值电压通常固定于零伏特。然而在许多应用中，具有可变差分阈值 的高速比较器电路将合乎需要。例如，如果输入数据信号的眼图在 竖直方向上(即关于与特定信号电压电平对应的水平轴)不对称， 则用非零阈值对该数据信号采样可以有利地提供裕度以求更低错误 率。(数据信号的眼图是由来自信号的多个数据位在信号的单个单 位区间上的叠加而产生的。单位区间(“UI”)是数据信号中的任何 一位的持续时间。典型眼图的水平轴是时间而竖轴是信号电压。) 另一例子是眼查看器设计，该设计可以受益于让可变阈值采样器扫 描输入信号以重建眼图。(眼查看器电路可以是如下电路，该电路 分析随时间的输入数据信号以便收集和组装关于该信号的信息，该 信息适合于提供指示数据信号的眼图的图形显示或者其它输出。) 本公开内容解决前述种类的需要。

发明内容

根据公开内容的某些可能方面，通过向高速差分比较器电路添 加额外差分晶体管对向该电路给予可变阈值电压。比较器阈值的差 分电压可以由添加的参考生成电路精确控制。也可以维持参考电压 的共模以与输入信号的共模相同，从而使变化最小。

公开内容的更多特征、它的性质和各种优点将从附图和下文具 体描述中变得更清楚。

附图说明

图1是示例性的已知差分比较器电路的简化示意框图。图1也 包括若干示例性的信号波形，这些信号波形描绘在图1的电路的各 种操作条件之下在该电路中的各种点或者节点的信号状态。比对相 同水平时间轴绘制图1的所有波形，流逝时间沿着该时间轴向右增 加。

图2是若干信号波形采样的简化图，这些信号波形采样已经都 叠加于一个单位区间上以产生眼图或者眼型图。此图在说明公开内 容的某些可能方面时有用。

图3是在说明公开内容的某些其它可能方面时有用的另一简 化眼型图。

图4是在说明公开内容的更多其它可能方面时有用的又一简 化眼型图。

图5大体上类似于图1、但是示出了根据公开内容某些可能方 面的具有可控可变阈值电压的差分比较器电路的一个示例实施例。

图6是根据公开内容的某些可能方面的可以与图5中所示类型 的电路结合使用的电路的一个示例实施例的简化示意框图。

图7是根据公开内容的某些可能方面的可以用于在图6和图5 的电路之间产生连接的电路的一个示例实施例的简化示意框图。

图8是根据公开内容的某些可能方面的可以用于控制图6中的 某些电路元件的电路的一个示例实施例的简化框图。

图9是根据公开内容的某些可能方面的图8类型的电路的一个 替代实施例的简化示意图。

图10是根据本发明的某些可能方面的可以与图6、图7、图8 和/或图9一起使用的又一电路的一个示例实施例的简化框图。

具体实施方式

在图1中示出了典型收发器电路中的示例性的已知高速差分 比较器电路10。电路10是“差分”电路，因为它接收和处理高速串行 数字(即二进制)数据信号，该信号实际上是两个互补(或者差分) 信号Vip和Vin。换而言之，当Vip处于它的两个(二进制)电压中 的较高电压时，Vin处于它的两个(二进制)电压中的较低电压。类 似地，无论Vip何时在它的两个电压中的较低电压，Vin在它的两个 电压中的较高电压。虽然串行数据信号因此实际上是两个互补信号， 但是这里将有时以单数形式(例如“数据信号”、“串行数据信号”等) 引用它，并且这可以适用于输入数据信号、输出数据信号(也通常 在显示中为差分。)或者电路中别处的任何其它差分信号。例如， 输入数据信号有时可以仅缩写为Vip(或者由Vip代表性地指示)。 类似地，差分输出数据信号D和DB有时可以仅缩写为OUT(或者 由OUT代表性地指示)。在有必要对形成差分信号对的两个互补信 号进行单独引用时，每个这样的单独信号可以称为差分信号的组成。

如图1中所示，比较器电路10包括相互并联连接于电源电压 VCC与接地电压VSS之间的两个相似电路。这些电路中的一个电路 包括PMOS晶体管20a、NMOS晶体管30a和NMOS晶体管40a， 这些晶体管的源极-漏极路径相互串联连接(以刚才已经提到晶体管 的顺序)于VCC与可连接到接地的节点50之间。比较器10的其它 电路包括PMOS晶体管20b、NMOS晶体管30b和NMOS晶体管40b， 这些晶体管的源极-漏极路径相互串联连接(以刚才提到的顺序)于 VCC与节点50之间。晶体管20a和晶体管30a的栅极相互连接并且 也连接到在晶体管20b和晶体管30b的源极-漏极路径之间的数据输 出节点Vop或者D。晶体管20b和晶体管30b的栅极相互连接并且 也连接到在晶体管20a和30b的源极-漏极路径之间的互补数据输出 节点Von或者DB。晶体管20a的源极-漏极路径由与该源极-漏极路 径并联连接的开关22a选择性地可短路。晶体管20b的源极-漏极路 径类似地由与该源极-漏极路径并联连接的开关22b选择性地可短 路。无论何时确立时钟信号CLKB(即无论CLKB在图1中所示CLKB 波形中何时为逻辑1或者高)，开关22a和开关22b都电闭合。无 论何时不确立时钟信号CLKB(即无论CLKB在图1中所示CLKB 波形中何时为逻辑0或者低)，开关22a和22b都电断开。闭合开 关22使晶体管20的源极-漏极路径短路。

晶体管20a和晶体管20b的栅极经由开关24选择性地相互连 接。无论何时确立CLK，开关24都电闭合(由此互连晶体管20a和 晶体管20b的栅极)。无论何时确立CLKB，开关24都电断开。

向晶体管40a的栅极施加Vip。向晶体管40b的栅极施加Vin。 节点50经由开关52选择性地可连接到VSS。无论何时确立时钟信 号CLK，开关52都电闭合(由此将节点50连接到VSS)。(CLK 是CLKB的补码(逻辑反码)。)无论何时确立CLK，开关52都电 断开。

所有开关22、24和52通常是晶体管开关。

向D型触发器(“DFF”)电路60的相似命名的互补输入施加 描述至此的电路的互补数据输出D和DB。DFF 60由采样时钟信号 CLKS钟控。如从图1的下部分中所示波形(比对相同(共同)水平 时间轴描绘所有波形，流逝时间沿着该时间轴从左向右增加)可见， CLKS通常与CLK在相位上相差约90度(即在时间上相对于CLK 延迟)。(CLKB当然与CLK在相位上相差180度。)DFF 60由 CLKS钟控以在CLKS中的每个上升沿(或者电平转变)上对D和 DB采样。DFF 60随后输出它在它如刚才描述的那样对D和DB采 样时发现的逻辑电平(作为它的DATA输出信号)。

在CLK/CLKB信号的其中确立CLKB(即CLKB为逻辑1或 者处于它的较高电压电平)的阶段期间，比较器10在可以称为复位 状态的状态中，在该复位状态中，Vop(或者D)和Von(或者DB) 均等于VCC(因为开关22a和22b均电闭合)。然而，在CLK/CLKB 信号的其中确立CLK(即CLK为逻辑1或者处于它的较高电压电平) 的阶段期间，比较器10在可以称为它的活跃状态的状态中。在这一 状态中，由于交叉耦合反馈而基于差分输入Vip减去Vin(Vip-Vin) 将Vop和Von驱动成高或者低。DFF 60在CLKS的上升沿锁存 Vop/Von以生成采样的DATA信号。

注意，在比较器10中，比较器的差分阈值电压固定于0。这 意味着如果Vip-Vin大于0伏特则DATA为高(逻辑或者二进制1) 而如果Vip-Vin少于0伏特则DATA为低(逻辑或者二进制0)。

如在本说明书的背景技术章节中提到的那样，存在将从能够变 化比较器的阈值电压中受益的(上文一般描述的类型的)差分比较 器电路的若干应用。这样的应用的一个例子是在时钟和数据恢复 (“CDR”)电路中。CDR电路通常在用于接收高速串行数据信号的 电路中的早期级。这样的CDR电路可以在集成电路器件中，该集成 电路器件例如经由两个集成电路装配于其上的印刷电路板上的电路 迹线从另一集成电路器件接收数据信号。CDR电路可以(例如)用 来判决传入数据信号何时处于逻辑高电压电平，因此代表二进制数 据1；并且反言之用来判决传入数据信号何时处于逻辑低电压电平， 因此代表二进制数据0。如图2中所示，CDR电路所见输入串行数 据信号的眼图(即图2中所示闭环信号迹线)关于0伏特阈值(“0V”) 经常不对称。以不同的非零阈值(例如在图2中的V+)采样将改进 CDR电路的数据误差率。

将从具有上文描述的一般类型的、但是具有可变阈值的比较器 中受益的应用的另一例子是眼查看器电路(即用于产生图3中所示 类型的输出信息的电路)。如图3中所示，眼查看器电路通常尝试 提供在接收的串行数据信号的眼以内开放(即未被Vip信号基线或 者Vin信号基线的任何部分穿越)的区域的图形描绘(或者其它相 似种类的指示)。可以实现这一点为越过数据眼的(水平)宽度分 布的系列条形100a、100b等。每个条形的顶部102a等和底部104a 等(必须由眼查看器电路发现(确定))通常位于条形开始与形成 串行数据信号眼的信号迹线中的任何信号迹线相交之处。为了为每 个条形100确定这样的顶部和底部位置，眼查看器电路中所用信号 限幅器具有可变阈值是有帮助的。例如为了确定条形100的顶部 102，可以逐渐增加可变阈值，直至没有0值数据位在该条形的(时 序)位置可检测(使用该暂时增加的阈值)。类似地，为了确定条 形100的底部104，可以逐渐减少可变阈值，直至没有1值数据位在 该条形的位置可检测(使用该暂时增加的阈值)。

可以从图1中所示一般类型的、但是具有可变阈值的比较器中 受益的应用的又一例子是判决反馈均衡器(“DFE”)电路。例如部分 响应DFE电路可能需要在多个阈值(例如在图4中所示眼图信号信 息中的V+和V-)对串行数据信号采样。如图4所示，V+是在标称 0V阈值电压以上的限幅器阈值电压，而V-是在标称0V阈值电压以 下的限幅器阈值电压。

在图5中示出了根据本公开内容的具有可控可变阈值电压的 差分比较器10’的一个示例实施例。比较器10’在许多方面类似于比 较器10。这两个比较器共有的元件在图1和图5中具有相同标号并 且将无需结合图5再次加以描述。主要差异是添加与晶体管40a并 联的NMOS晶体管140a并且添加与晶体管40b并联的NMOS晶体 管140b。具体而言，晶体管140a的源极-漏极路径与晶体管40a的 源极-漏极路径并联连接，并且晶体管140b的源极-漏极路径与晶体 管40b的源极-漏极路径并联连接。晶体管140a的栅极连接到参考电 压Vrefy的可控可变电源。晶体管140b的栅极连接到参考电压Vrefx 的可控可变电源。Vrefy和Vrefx(共同为差分参考电压信号)优选 地独立可控，从而在它们之间的差值可控。具体而言，比较器10’ 的差分阈值电压等于Vrefx-Vrefy，并且这一差值可以被控制(通过 控制Vrefx和Vrefy中的一个或者两个)成(1)0伏特(向比较器 10’给予与比较器10相同的操作特性)、(2)大于0伏特或者(3) 少于0伏特。因此如果(Vip-Vin)＞(Vrefx-Vrefy)则DATA(图5 中的触发器60的输出)为高而如果(Vip-Vin)＜(Vrefx-Vrefy)则 DATA为低。

生成差分参考电压Vrefx-Vrefy的电路优选地对称为PVT(其 中P代表用来制造或者制作IC的工艺的变化，V代表IC的环境电 源电压的变化，并且T代表IC的操作温度的变化)的因子的变化不 敏感。另一方面，差分参考电压Vrefx-Vrefy优选地可控可变，并且 这一控制可以是动态的(例如响应于IC的各种操作条件和/或模式随 时间变化)、静态的(例如在IC如可以由器件的用户编程的可编程 逻辑器件(“PLD”)的情况下可编程)或者动态与静态的组合(例如 在IC的一个操作阶段期间为动态、然后在IC的后续操作阶段期间 固定或者恒定)。

可能希望Vrefx/Vrefy的共模电压(即在组成差分信号的两个 互补信号的电压摆幅之间中间的电压)与Vip/Vin的共模电压匹配。 否则，阈值将随着共模电压改变而改变。

图6示出了用于生成可控可变阈值信号Vrefp和Vrefn的电路 200的一个示例实施例。图7示出了用于将来自图6的Vrefp或者 Vrefn可控地连接到图5中的Vrefx并且用于将来自图6的Vrefn或 者Vrefp类似地可控地连接到图5中的Vrefy的电路280的一个示例 实施例。具体而言，电路280保证无论Vrefp和Vrefn中的哪一个连 接到Vrefx，Vrefp和Vrefn中的另一个同时连接到Vrefy。将在图6 的下文进一步讨论之后更具体描述电路280。

在电路200中，Vip和Vin(如图5中那样)相互连接于分压 (串联连接)电阻器对210a和210b两端。这一对中的两个晶体管 210的参考值(R1)相同。在电阻器210之间的节点具有共模电压 Vcm。这一节点连接到运算放大器(“op amp”)220的输入端子之一。 向PMOS晶体管230的栅极施加op amp 220的输出信号。晶体管230 的源极-漏极路径与电阻器240串联连接于电源电压VCC与标注为 Vcm_ref的节点之间。电阻器250串联连接于Vcm_ref与VSS或者 接地之间。Vcm_ref也连接到向op amp 220的另一输入。电阻器240 和250中的每个电阻器在沿着它的“长度”(即总电阻)的各点具有 多个抽头(例如n个抽头，其中n为大于1的整数)。可以选择这 些抽头中的任何一个抽头以通过分别闭合从该特定抽头通向Vrefp (在电阻器240的情况下)或者Vrefn(在电阻器250的情况下)的 开关242或者252来提供Vrefp或者Vrefn的特定值。(上文提到的 “抽头”有时可以由连接到该抽头的开关242或者252的标号指代。 因此，例如“抽头242a”是电阻器240上的通向开关242a的抽头；“抽 头242b”是电阻器240上的通向开关242b的抽头；并且“抽头252n” 是电阻器250上的通向开关252n的抽头。开关242a-n和252a-n通 常是晶体管开关。)标注为“阈值选择”的信号是用于控制开关242 中的哪一个(并且仅一个)开关在任何给定时间闭合并且也控制开 关242中的哪一个(并且仅一个)开关也在该时间闭合的信号。本 说明书的后文将进一步讨论这些阈值选择信号。

从前文可以看出，可以通过选择电阻器阻梯(ladder)上的抽 头242/252来(例如动态地或者更静态地(或者可编程地))精确选 择差分电压Vrefp-Vrefn。Vrefp/Vrefn的共模电压Vcm_ref使用包括 op amp 220和PMOS晶体管230的反馈环来跟踪(或者至少链接到) Vip/Vin的共模Vcm。

如已经提到的那样，图7示出了用于将图6中的Vrefp和Vrefn 连接到图5中的Vrefx和Vrefy的电路280，而这样的连接的两个可 能极性中的任一极性(即(1)“第一极性”，其中Vrefp连接到Vrefx 并且Vrefn连接到Vrefy；以及(2)“第二极性”，其中Vrefn连接到 Vrefx并且Vrefp连接到Vrefy)。电路280包括第一复用器(“mux”) 电路282a和第二mux电路282b。每个mux282具有两个可选输入和 选择控制输入。向每个mux 282的可选输入之一施加Vrefp(来自图 6)。向每个mux 282的另一可选输入施加Vrefn(来自图6)。向每 个mux 282的选择控制输入施加选择控制信号284。mux 282a的输 出信号是Vrefx(向图5中的Vrefx施加)。mux 282b的输出信号是 Vrefy(向图5中的Vrefy施加)。每个mux 282可以根据选择控制 信号284的逻辑状态(例如逻辑(二进制)1或者逻辑(二进制)0) 输出它的两个可选输入(Vrefp或者Vrefn)之一。具体而言(并且 如图7中的每个mux 282中的“1”和“0”所示)，当选择控制信号284 为1时，mux 282a输出Vrefp作为Vrefp，并且mux 282b输出Vrefn 作为Vrefy。另一方面，当选择控制信号284为0时，mux 282a输出 Vrefn作为Vrefx，并且mux 282b输出Vrefp作为Vrefy。因此，电 路280可控地允许向Vrefx和Vrefy中的任一个(以总是互补的方式) 施加Vrefp和Vrefn中的任一个。

当控制电路280将来自图6的Vrefp连接到图5中的Vrefx并 且将来自图6的Vrefn类似地连接到图5中的Vrefy时，可以控制电 路200以将电路10’的阈值电压升高至0V以上。电路10’的阈值升 高0V以上的量取决于闭合开关242和/或252中的哪一个开关。一 般而言，闭合用于电阻器240上的与晶体管230更近的抽头的开关 242和/或闭合用于电阻器250上的与VSS更近的抽头的开关252往 往将电路10’的阈值增加至0V以上的更大的量。另一方面，闭合用 于电阻器240上的与Vcm_ref节点更近的抽头的开关242和/或闭合 用于电阻器250上的与Vcm_ref节点更近的抽头的开关252往往将 电路10’的阈值增加至0V以上的更小的量。

作为上一段的备选，当控制电路280以将图6中的Vrefn连接 到图5中的Vrefx并且将图6中的Vrefp类似地连接到图5中的Vrefp 时，可以控制电路20以将电路10’的阈值电压降低至0V以下。在与 晶体管230更近的开关242闭合时和/或在与VSS更近的开关252闭 合时，这一阈值电压降低更大。阈值电压降低(0V以下)在与Vcm_ref 更近的开关242和/或252闭合时更少。

为了帮助保证电路200不干扰电路10’的、如果需要和在需要 时具有0V阈值的能力，抽头242之一(例如抽头242a)和抽头252 之一(例如抽头252a)可以连接到Vcm_ref节点(即相对于在Vcm_ref 的电压无实际电阻器240或者250的电压改变)。选择这些抽头引 起Vrefp-Vrefn＝0，这允许电路10’的阈值保持于0V。

图8和图9示出了可以可控地选择抽头242和252的两种替代 方式。这些图(尤其是图8)假设一般按照从抽头242a沿着电阻器 240在Vcm_ref或者与Vcm_ref最近并且抽头252a沿着电阻器250 在Vcm_ref或者与Vcm_ref最近的顺序布置抽头242a-n。(为了完 整，这一假设意味着每个抽头242n和252n沿着相应电阻器240或 者250与Vcm_ref最远。)至少图8也假设任何两个对应抽头242i 和252i(其中在两种情况下i具有从a到n的任何(相同)值)具有 与Vcm_ref的电阻电压差的相同绝对值。图8示出了每个抽头242 总是与相同相应抽头252配对的电路。图8还示出了每个这样的对 中的抽头是如下两个抽头，这两个抽头具有与Vcm_ref的电阻电压 差的相同绝对值。图8进一步还示出了阈值选择信号，这些信号总 是选择每个这样的对中的两个串接抽头。因此，例如，确立阈值选 择信号1选择抽头242a和252a作为一对(串接)。作为另一例子， 确立阈值选择信号选择抽头242b和252b作为一对(串接)。图8 的电路保证的对称抽头选择使Vrefp和Vrefn的共模电压总是等于 Vcm_ref，这可以是优点。

与图8对照，图9示出了允许与抽头252a-n中的任何一个抽 头组合选择抽头242a-242n中的任何一个抽头的替代电路。换而言 之，在图9中，控制选择抽头242的阈值选择信号独立于控制选择 抽头252的阈值选择信号。这给予用于电路10’(对于给定数目的抽 头)的更大数目的不同阈值设置的可能性。然而，可能的不利方面 是Vrefp和Vrefn的共模电压不再必然等于Vcm_ref。

图10示出了可以如何产生图6、图8和图9中的阈值选择信 号和/或图10中的选择控制信号284的例子。如图7中所示，复用器 电路310具有来自寄存器或者存储器电路300(例如在包括这里示出 的其它电路的集成电路上)的一个或者多个可选输入302。例如，这 一存储器电路300可以在首次启动或者重启集成电路时可编程或者 可配置。由于这样的编程或者配置相对不频繁出现，所以信号30可 以在集成电路的后续正常模式使用或者操作期间随时间恒定或者相 对恒定(“静态”)。其它可选输入304可以是例如来自集成电路中 的其它电路的更多动态信号。这些信号可以在集成电路的正常操作 (或者某些正常操作)的过程期间随时间受到改变。选择控制信号 306(可以是静态，如信号302，因此来自相似类型的来源，如300； 或者更多动态，如信号304，因此来自相似类型的动态信号源)控制 mux 310是否向它的输出320传递(1)信号302或者(2)信号304。 mux输出320可以是确定开关242中的哪一个开关闭合而又保持其 它开关242断开的阈值选择信号。信号320可以类似地是确定开关 252中的哪一个开关闭合而又保持其它开关252断开的信号。作为又 一可能性，信号320可以是如下信号284，该信号控制mux 282如何 将Vrefp和Vrefn连接到向电路10’的输入Vrefx和Vrefy。

在概括和/或延伸前文的某一程度上，根据公开内容的示例差 分比较器电路10可以包括相互并联连接于电压源VCC与可连接到 接地(VSS)的第一节点50之间的第一电路和第二电路(例如分别 为20a/30a/40a和20b/30b/40b)。第一电路可以包括第一输出部分(例 如20a/30a)和第一NMOS晶体管40a。第二电路可以包括第二输出 部分(例如20b/30b)和第二NMOS晶体管40b。差分输入信号的第 一组成Vip和第二组成Vin可以分别连接到第一NMOS晶体管40a 和第二NMOS晶体管40b的栅极。第三NMOS晶体管140a可以具 有它的与第一NMOS晶体管40a的源极-漏极路径并联连接的源极- 漏极路径。第四NMOS晶体管140b可以具有它的与第二NMOS晶 体管40b的源极-漏极路径并联连接的源极-漏极路径。差分参考电压 源Vrefp和Vrefn可以连接到第三NMOS晶体管140a和第四NMOS 晶体管140b的栅极。

在如前段中描述的电路中，第一输出部分可以包括第一输出节 点Vop或者D、第一PMOS晶体管20a和第五NMOS晶体管30a。 第一PMOS晶体管20a、第五NMOS晶体管30a和第一NMOS晶体 管40a可以经由它们的源极-漏极路径相互串联连接。也在如前段中 描述的电路中，第二输出部分可以包括第二输出节点Von或者DB、 第二PMOS晶体管20b和第六NMOS晶体管30b。第二PMOS晶体 管20b、第六NMOS晶体管30b和第二NMOS晶体管140b可以经 由它们的源极-漏极路径相互串联连接。在这样的电路中，第一输出 节点Vop或者D可以在第二PMOS晶体管20b和第六NMOS晶体 管30b的源极-漏极路径中间，并且第二输出节点Von或者DB可以 在第一PMOS晶体管20a和第五NMOS晶体管30a的源极-漏极路径 中间。第一PMOS晶体管20a和第五NMOS晶体管30a的栅极也可 以连接到第一输出节点Vop或者D，并且第二PMOS晶体管20b和 第六NMOS晶体管30b的栅极也可以连接到第二输出节点Von或者 DB。

如上文描述的电路还可以包括分别与第一PMOS晶体管20a 和第二PMOS晶体管20b的源极-漏极路径并联连接的第一选择性地 可闭合开关电路22a和第二选择性地可闭合开关电路22b。这一电路 还可以包括连接于第一PMOS晶体管20a和第二PMOS晶体管20b 的栅极之间的第三选择性地可闭合开关电路24。电路还可以包括连 接于第一节点50与接地VSS之间的第四选择性地可闭合开关电路 52。第四开关电路52可以响应于时钟信号CLK的确立而闭合(否 则断开)，并且第一开关电路22a、第二开关电路22b和第三开关电 路24可以响应于时钟信号CLK的补码CLKB的确立而闭合(否则 断开)。

如上文描述的电路还可以包括寄存器电路60，该寄存器电路 具有连接到第一输出部分和第二输出部分(分别为20a/30a和 20b/30b)的差分数据输入D和DB。作为更具体例子，这样的寄存 器电路60可以具有连接到第一输出节点Vop和第二输出节点Von 的差分数据输入，并且寄存器可以由在时钟信号CLK的确立与时钟 信号CLK的补码CLKB的确立之间确立的采样时钟信号CLKS钟控 (以对差分数据输入D和DB指示的数据采样和存储)。(在图5 中注意CLKS在CLK变高之后、但是在CLKB变高之前变高。“确 立”对应于信号变高。)

在如上文描述的电路中，差分参考电压Vrefp和Vrefn的电源 200可以包括差分输入的第一组成Vip和第二组成Vin的共模电压源 Vcm。电源200还可以包括运算放大器电路220，该运算放大器电路 具有连接到Vcm的第一输入、连接到差分参考电压的共模电压的源 Vcm_ref的第二输入和提供用于Vcm_ref的源的控制信号的输出。

在这样的电路中，Vfm_ref电源可以包括PMOS晶体管230， 该PMOS晶体管具有连接到op amp 220的输出的栅极和与电阻器网 络240/250串联连接于电源电压源VCC与接地VSS之间的源极-漏 极路径。

在这样的电路中，电阻器网络可以包括串联连接于PMOS晶 体管230的源极-漏极路径与节点Vcm_ref之间的第一抽头式电阻器 240，该节点提供差分参考电压的共模电压。电阻器网络还可以包括 串联连接于Vcm_ref与接地VSS之间的第二抽头式电阻器250。再 次注意，Vcm_ref可以连接到向op amp 220的第二输入。

上文提到的第一抽头式电阻器240可以包括沿着第一抽头式 电阻器的多个第一抽头(通向开关242a-n)。还可以有第一多个开 关242a-n，每个开关选择性地将第一抽头中的相应抽头连接到第一 参考电压节点Vrefp，该第一参考电压节点供应差分参考电压的第一 组成。

上文提到的第二抽头式电阻器250可以包括在沿着第二抽头 式电阻器的相应不同点的多个第二抽头。还可以有第二多个开关 252a-n，每个开关选择性地将第二抽头中的相应抽头连接到第二参考 电压节点Vrefn，该第二参考电压节点供应差分参考电压的第二组 成。

在如上文描述的电路中，可以提供路由电路280用于可控地将 第一参考电压节点Vrefp连接到第四NMOS晶体管140b或者第三 NMOS晶体管140a中的任一NMOS晶体管的栅极而又将第二参考电 压节点Vrefn连接到那些晶体管中的另一晶体管的栅极。

上文描述的电路还可以包括用于控制第一开关中的哪一个第 一开关将闭合并且第二开关中的哪一个第二开关将闭合的电路(标 注为“阈值选择”的引线)。在这样的结构中，用于控制的电路可以 能够选择闭合第一开关242a-n中的任何一个第一开关。第一开关 242a-n中的每个第一开关可以与第二开关252a-n中的相应第二开关 关联，该相应第二开关也将在关联第一开关闭合时闭合。

在概括和/或延伸前文的某些它方面的某一程度上，用于维持 在第一(例如Vip/Vin)差分信号与第二(例如Vrefp/Vrefn)差分信 号之间的基本上相等共模电压的示例电路(例如200)可以包括用于 提供第一共模电压信号(例如Vcm)的第一电路(例如210a、210b)， 该第一共模电压信号指示第一差分信号(例如Vip/Vin)的共模电压。 电路还可以包括用于产生第二差分信号的第二电路(例如230、240、 250)。第二电路可以包括PMOS晶体管(例如230)，该PMOS晶 体管具有与电阻器网络(例如240、250)串联连接于电源电压源(例 如VCC)与接地(例如VSS)之间的源极-漏极路径。电阻器网络可 以具有中间共模电压节点(例如Vcm_ref)。可以从来自电阻器网络 的第一抽头和第二抽头(例如242、252)产生第二差分信号(例如 Vrefp/Vrefn)。第一抽头可以在PMOS晶体管(例如230)的源极- 漏极路径与共模电压节点(例如Vcm_ref)之间。第二抽头可以在共 模电压节点(例如Vcm_ref)与接地(例如VSS)之间。电路还可以 包括运算放大器电路(例如220)，该运算放大器电路具有接收第一 共模电压信号(例如Vcm)的第一输入(例如“-”)、连接到共模电 压节点(例如Vcm_ref)的第二输入(例如“+”)和连接到PMOS晶 体管(例如230)的栅极的输出。

在如前段中描述的电路中，沿着电阻器网络(例如240、250) 的第一抽头和第二抽头(例如242、252)中的每个抽头的位置可以 可控可变。

在上文描述的类型的电路中，第一抽头(例如242)可以从第 一多个抽头(例如242a-n)中可选择，每个抽头在PMOS晶体管(例 如230)的源极-漏极路径与共模电压节点(例如Vcm_ref)之间沿 着电阻器网络的相应不同位置。第二抽头(例如252)可以从第二多 个抽头(例如252a-n)中选择，每个抽头在共模电压节点(例如 Vcm_ref)与接地(例如VSS)之间沿着电阻器网络的相应不同位置。

如前段中描述的电路还可以包括在第一多个抽头(例如 242a-n)中的每个抽头与第一节点之间的在第一多个开关(例如 242a-n)中的可控可闭合开关(例如242)，该第一节点提供第二差 分信号的第一组成(例如Vrefp)。电路还可以包括在第二多个抽头 (例如252a-n)中的每个抽头与第二节点之间的在第二多个开关(例 如252a-n)中的可控可闭合开关(例如252)，该第二节点提供第二 差分信号的第二组成(例如Vrefn)。

前段中描述的类型的电路还可以包括用于闭合第一多个开关 和第二多个开关(例如242a-n、252a-n)中的每组多个开关中的开关 (例如242、252)中的任何可选开关的电路(例如标注为阈值选择 的引线)。

在如上文描述的电路中，用于产生第一共模电压信号Vcm的 第一电路可以包括串联连接于第一差分信号的第一组成与第二组成 (例如Vip、Vin)之间的第一电阻器和第二电阻器(例如210a、210b)。 在第一节点和第二节点(例如210a、210b)中间的节点(例如Vcm) 可以产生第一共模电压信号(例如Vcm)。

在概括和/或延伸前文的更多其它可能方面的某一程度上，差 分比较器电路可以包括具有第一差分参考电压输入端子Vrefx和第 二差分参考电压输入端子Vrefy的差分比较器电路10’。电路还可以 包括差分参考源电路200，该差分参考源电路用于产生分别向第一输 出端子Vrefp和第二输出端子Vrefn施加的第一差分参考电压信号和 第二差分参考电压信号。电路还可以包括用于可控地将第一输出端 子Vrefp连接到输入端子Vrefx和Vrefy中的任一输入端子而又将第 二输出端子Vrefn连接到输入端子Vrefx和Vrefy中的另一输入端子 的路由电路280。

在前段中描述的类型的电路中，差分参考源电路可以包括用于 可控地变化在第一参考电压信号与第二参考电压信号之间的电压差 的电路242/252等。就这一点而言，注意选择图6中的沿着电阻器网 络的相互相对接近的抽头242和252使此处为在Vrefp与Vrefn之间 的相对小的差值。例如选择抽头242a和252a使Vrefp-Vrefn＝0或者 至多相对小。作为其它极限，选择抽头242n和252n使Vrefp-Vrefn 具有它的最大值。

在最新描述的电路中，差分比较器电路10’可以对具有第一共 模电压Vcm的差分数据信号Vip/Vin操作。差分参考源电路200然 后可以包括用于维持第一参考电压信号Vrefp和第二参考电压信号 Vrefn的第二共模电压Vcm_ref等于第一共模电压Vcm的电路220、 230、240、250。

将理解前文仅举例说明公开内容的原理并且本领域技术人员 可以做出各种修改而未脱离公开内容的范围和精神实质。例如电阻 器网络240/250中的抽头242和252的数目可以是任何希望的数目。