用于半速率时钟数据恢复电路的bang-bang鉴相器

摘要

本发明提供一种始终产生正确配对的判决指示信号的用于半速率时钟数据恢复电路的bang-bang鉴相器，包括采样电路触发模块、判决模块、双沿触发模块以及重新同步触发模块。本发明在采样电路触发模块和判决模块之间添加了一级重新同步触发模块。该重新同步触发模块的输出配合采样电路触发模块的输出连接到后级电路的输入，从而使得每次判决比较的信号，都在同一时刻输出且有效，从根本上消除了产生错误配对的情况，避免控振荡器的控制电压产生波动。

说明书

技术领域

本发明涉及鉴相器技术。

背景技术

在高速数据通信中，数据流一般是通过高速串行接口进行传输的。而在高速串行接口中，系统往往只传送数据信号，而不会同时传送时钟信号，因此在接收端，系统需要从数据信号中恢复出时钟信息，并用此恢复出来的时钟信号完成后续所有系统的同步操作，这就是时钟数据恢复（Clock and Data Recovery，CDR）电路的基本功能。随着数据流速度的不断提高，例如高于10Gbit/s时，接收端很难设计出产生如此高频信号的压控振荡器（Voltage Control Oscillator，VCO），并同时满足苛刻的时钟抖动指标。因此，半速率时钟数据恢复电路能很好地满足系统指标，并且其产生的时钟频率只有原来的一半，大大降低了压控振荡器的设计难度。对于半速率时钟数据恢复电路而言，半速率鉴相器设计是一个重点和难点，因此本发明提出了一种半速率bang-bang鉴相器电路，以满足数据速率不断提高的高速系统。

关于半速率鉴相器设计，A.Rezayee和K.Martin在2003年的欧洲固态电路年会中公开了论文“使用三态鉴相器和双环结构的9-16千兆/秒的时钟数据恢复电路”（A9-16Gb/s Clock andData Recovery Circuit with Three-state Phase Detector and Dual-path Loop Architecture，2003，European Solid-State Circuits Conference ESSCIRC)，其中提出了一种用于半速率时钟数据恢复电路中的bang-bang鉴相器结构，如图1所示，其包含了四个D触发器101~104，四个XOR异或门111~114，以及两个MUX多路复用器121和122，其中时钟脉冲clk0，clk90，clk180和clk270来自一个产生四路正交差分信号的压控振荡器输出。当如图1所示的系统需要传输非常高的数据率（≥10Gbit/s），数据信号data经过触发器和异或门产生的总延迟大于T/4（T为clk0和clk90的周期）时，该电路就会产生很大的毛刺，使压控振荡器的控制电压产生波动，恶化系统的时钟抖动指标。并且当使能判决指示信号Up1端产生数据沿超前于时钟沿的指示信号（UP信号）时，在此期间判决指示信号Dn2端和判决指示信号Dn1端都被使能一次产生数据沿滞后于时钟沿的指示信号（DN信号），这就意味着判决指示信号Up1本应该配对判决指示信号Dn1产生正确的指示信号UP和DN，但是有一段时间内，Up1配对Dn2产生了错误的判决指示信号。同理Up2也会分别配对Dn1和Dn2信号，产生一段时间的错误判决指示信号。虽然在一个完整的时钟周期内，这种错误配对的平均效果会相互抵消，但是在每个小的时间段内，即其瞬态效果，同样会使压控振荡器的控制电压产生波动，恶化系统的时钟抖动指标。

为了解决上述论文中的电路中产生毛刺的问题，在美国专利US2010/7795926B2中，Y.Tseng和W.Hsiung将上述论文中的两个MUX多路复用器替换为两个双沿触发器221和222，从而消除了纯组合逻辑电路产生的毛刺。如图2所示。其中四个D触发器201~204和四个XOR异或门211~214的作用跟图1中的四个D触发器101~104和四个XOR异或门111~114的作用完全相同。但是，时钟脉冲clk0上升沿到来后，判决指示信号Up1使能输出UP信号，但此时clk90的上升沿还没有到来，因此DN输出的是Dn2信号，产生了错误的配对信号。当clk90的上升沿到来后，DN才被重新更新为Dn1信号，产生了正确的配对信号。同理Up2也会分别配对Dn1和Dn2信号，产生一段时间的错误判决指示信号。其瞬态效果同样会使压控振荡器的控制电压产生波动，恶化系统的时钟抖动指标。

发明内容

本发明所要解决的技术问题是，提供一种始终产生正确配对的判决指示信号的用于半速率时钟数据恢复电路的bang-bang鉴相器。

本发明为解决上述技术问题所采用的技术方案是，用于半速率时钟数据恢复电路的bang-bang鉴相器，包括采样电路触发模块、判决模块、双沿触发模块；

采样电路触发模块分别在四路互为正交的时钟脉冲clk0、clk90、clk180、clk270的控制下对输入数据进行采样，分别输出时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据、时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据；所述时钟脉冲clk90的上升沿相对于时钟脉冲clk0延迟T/4到来，所述时钟脉冲clk180的上升沿相对于时钟脉冲clk90延迟T/4到来，所述时钟脉冲clk270的上升沿相对于时钟脉冲clk180延迟T/4到来，T为时钟脉冲clk0、clk90、clk180、clk270的周期；

其特征在于，

还包括重新同步触发模块，在时钟脉冲clk180控制下将采样电路触发模块输出的时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据进行同步输出，在时钟脉冲clk0控制下将采样电路触发模块输出的时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据进行同步输出；

判决模块将经重新同步触发模块处理后的时钟脉冲clk0下的采样数据与时钟脉冲clk90下的采样数据进行异或，将经重新同步触发模块处理后的时钟脉冲clk90下的采样数据与采样电路触发模块直接输出的时钟脉冲clk180下的采样数据进行异或，将经重新同步触发模块处理后的时钟脉冲clk180下的采样数据与时钟脉冲clk270下的采样数据进行异或，将来自重新同步触发模块的时钟脉冲clk270下的采样数据与来自采样电路触发模块时钟脉冲clk0下的采样数据进行异或，分别得到判决指示信号Up1、Up2、Dn1、Dn2；

双沿触发模块接收判决指示信号Up1、Up2使能双沿触发模块输出UP信号，判决指示信号Dn1、Dn2使能双沿触发模块输出DN信号；在时钟脉冲clk270控制下双沿触发模块接收判决指示信号Up1、判决指示信号Dn1使能双沿触发模块同步输出匹配UP信号与DN信号，在时钟脉冲clk90控制下双沿触发模块接收判决指示信号Up2、判决指示信号Dn2使能双沿触发模块同步输出匹配的UP信号与DN信号。

本发明在采样电路触发模块和判决模块之间添加了一级重新同步触发模块。该重新同步触发模块的输出配合采样电路触发模块的输出连接到后级电路的输入，从而使得每次判决比较的信号，都在同一时刻输出且有效。即，重新同步触发模块在时钟脉冲clk180的控制下，使得异或模块同步接收到经重新同步触发模块处理后的的时钟脉冲clk0下的采样数据以及时钟脉冲clk90下的采样数据、经重新同步触发模块处理后的时钟脉冲clk90下的采样数据以及直接来自于采样电路触发模块输出的时钟脉冲clk180下的采样数据；在时钟脉冲clk0的控制下，使得异或模块同步接收到将经重新同步触发模块处理后的时钟脉冲clk180下的采样数据与时钟脉冲clk270下的采样数据，来自重新同步触发模块的时钟脉冲clk270下的采样数据与采样电路触发模块直接输出的时钟脉冲clk0下的采样数据。由于每个完整的时钟周期内（半速率时钟周期即等于数据周期的二倍），判决模块会依次产生两组判决指示信号（Up1，Dn1）和（Up2，Dn2）。即，异或模块接收到经重新同步触发模块处理后的的时钟脉冲clk0下的采样数据以及时钟脉冲clk90下的采样数据后进行异或得到判决指示信号Up1、对经重新同步触发模块处理后的时钟脉冲clk90下的采样数据以及直接来自于采样电路触发模块输出的时钟脉冲clk180下的采样数据进行异或得到判决指示信号Dn1，判决指示信号Up1与判决指示信号Dn1同步产生；异或模块接收到将经重新同步触发模块处理后的时钟脉冲clk180下的采样数据与时钟脉冲clk270下的采样数据后进行异或得到判决指示信号Up2，接收来自重新同步触发模块的时钟脉冲clk270下的采样数据与采样电路触发模块直接输出的时钟脉冲clk0下的采样数据后进行异或得到判决指示信号Dn2，判决指示信号Up2与判决指示信号Dn2同步产生。为了保证同步产生判决指示信号Up1与判决指示信号Dn1被双沿触发模块完全接收，双沿触发模块在时钟脉冲clk270控制下双沿触发模块接收判决指示信号Up1、判决指示信号Dn1使能双沿触发模块同步输出匹配UP信号与DN信号，在时钟脉冲clk90控制下双沿触发模块接收判决指示信号Up2、判决指示信号Dn2使能双沿触发模块同步输出匹配UP信号与DN信号。双沿触发模块作为输出级同步电路采用双沿触发结构，使得两组判决指示信号分别依次输出到UP和DN端，分别用以指示数据沿超前、滞后于时钟沿，同时被重新同步一次以消除毛刺。由于重新同步触发模块完全同步每次比较的结果，从根本上消除了产生错误配对的情况。

本发明的有益效果是，从根本上消除了产生错误配对的情况，大大减小了纯组合逻辑产生的毛刺。并且此双沿触发模块的时钟输入使用时钟脉冲clk90与clk270，从而使得clk0，clk90，clk180和clk270四路时钟脉冲的负载趋于一致，能很好地满足高速系统的要求。

附图说明

图1为上述背景技术论文中半速鉴相器的电路示意图。

图2为上述背景技术专利中半速鉴相器的电路示意图。

图3为本发明半速率bang-bang鉴相器的电路示意图。

图4为本发明采用的双沿触发器的电路示意图。

图5为本发明中数据沿滞后于时钟沿时电路中各个关键节点的时序示意图。

具体实施方式

本发明的半速率bang-bang鉴相器的电路示意图如图3所示。采样电路触发模块包括4个D触发器301、302、303、304，所述重新同步触发模块包括4个D触发器311、312、313、314，所述判决模块包括4个异或门321、322、323、324，所述双沿触发模块包括2个双沿触发器331、332；

采样电路触发模块中4个D触发器的数据输入端接收原始数据，4个D触发器301、302、303、304的时钟输入端分别连接时钟脉冲clk0、clk90、clk180、clk270；连接时钟脉冲clk0的D触发器301的输出端分别与重新同步触发模块中D触发器311的数据输入端、判决模块中异或门324的一个输入端相连；连接时钟脉冲clk180的D触发器303的输出端分别与重新同步触发模块中D触发器313的数据输入端、判决模块中异或门322的一个输入端相连；连接时钟脉冲clk90、clk270的D触发器302、304的输出端分别与重新同步触发模块中D触发器312、同步D触发器314的数据输入端相连；

重新同步触发模块中D触发器311与D触发器312的时钟输入端均连接时钟脉冲clk180，同步D触发器313、D触发器314的时钟输入端均连接时钟脉冲clk0，同步D触发器311的输出端与判决模块中异或门321的一个输入端相连，同步D触发器312的输出端分别与判决模块中异或门321的另一个输入端、异或门322的一个输入端相连，D触发器313的输出端与判决模块中异或门323的一个输入端相连，同步D触发器314的输出端分别与判决模块中异或门323的另一个输入端、异或门324的另一个输入端相连；

异或门321的输出端与双沿触发器331的第一数据接收端D相连，异或门322的输出端与双沿触发器332的第一数据接收端D相连，异或门323的输出端与双沿触发器331的第二数据接收端DB相连，异或门324的输出端与双沿触发器332的第二数据接收端DB相连，双沿触发器331的第一时钟输入端C以及双沿触发器332的第一时钟输入端C均与时钟脉冲clk270相连，双沿触发器331的第二时钟输入端CB以及双沿触发器332的第二时钟输入端CB均与时钟脉冲clk90相连，双沿触发器331输出端输出UP信号，双沿触发器332输出端输出DN信号。

D触发器301~304为采样触发器，D触发器311~314为重新同步触发器，异或门321~324为判决比较电路，双沿触发器331~332为输出级同步触发器。

其具体的工作原理如下：

此半速率鉴相器属于二进制bang-bang鉴相器的一种，bang-bang鉴相器要求一个数据周期（Unit Interval）内，被相同周期的时钟信号连续采样三次（时钟信号的上升沿和下降沿皆采样），并且使用采样到的三个样本点进行异或操作，从而判断出数据是否有跳变沿。如果数据有跳变沿，同时判断出其跳变沿相对于时钟信号跳变沿是超前还是滞后，从而产生相应的判决信号UP和DN。由于本发明使用的是半速率时钟信号，因此需要正交时钟脉冲信号clk90和clk270来辅助连续三次的数据采样。如图3所示，其中的时钟脉冲clk0下的采样数据D0，时钟脉冲clk90下的采样数据D90，时钟脉冲clk180下的采样数据D180即为连续采样三次的数据样本点，同理时钟脉冲clk180下的采样数据D180，时钟脉冲clk270下的采样数据D270，时钟脉冲clk0下的采样数据D0也为连续采样三次的数据样本点（此时的D0即为D360）。因为一个半速率时钟周期内（即等于两个数据周期），有两组连续采样三次的数据样本点：（D0，D90，D180）和（D180，D270，D0），因此下面分别解释这两组数据样本点的后续处理情况，从而更容易理解鉴相器的工作原理。

第一组连续采样三次的数据样本点：D0，D90，D180。时钟脉冲clk0，clk90和clk180依次作用于触发器301~303，连续三次采样输入数据data，因此产生了三个数据样本点D0，D90，D180。其中D0和D90进行异或操作产生判决指示信号Up1；D90和D180进行异或操作产生判决指示信号Dn1。若要使信号Up1和Dn1在同一时刻输出且有效，则要求D0，D90和D180在同一时刻输出且有效，因此D0，D90和D180必须重新同步于一个时钟信号。本发明使用clk180作用于触发器311和312，重新同步一次D0和D90，分别产生重新同步后的信号D0_1和D90_1，再结合D180，通过异或门321和322，分别产生了判决指示信号Up1和Dn1。clk180之后的下一个时钟沿是clk270，因此本发明使用clk270作用于双沿触发器331和332，再同步一次判决指示信号Up1和Dn1，从而产生最终的UP和DN信号。

第二组连续采样三次的数据样本点：D180，D270，D0。同理，时钟脉冲clk180，clk270和clk0（此时的clk0即为clk360）依次作用于触发器303，304和301，连续三次采样输入数据data，因此产生了三个数据样本点D180，D270，D0（此时的D0即为D360）。其中D180和D270进行异或操作产生信号Up2；D270和D0进行异或操作产生信号Dn2。若要使信号Up2和Dn2在同一时刻输出且有效，则要求D180，D270和D0在同一时刻输出且有效，因此D180，D270和D0必须重新同步于一个时钟信号。本发明使用clk0作用于触发器313和314，重新同步一次D180和D270，分别产生D180_1和D270_1，再结合D0（此时的D0即为D360），通过异或门323和324，分别产生了Up2和Dn2信号。clk0（此时的clk0即为clk360）之后的下一个时钟沿是clk90，因此本发明使用clk90作用于双沿触发器331和332，再同步一次Up2和Dn2信号，从而产生最终的UP和DN信号。

如图5所示，以数据信号data的跳变沿滞后于时钟信号clk90/clk270的跳变沿的情况为例，当时钟信号clk180的上升沿到来之后，Up1和Dn1信号同时有效，当时钟信号clk270的上升沿到来之后，UP和DN信号分别同时输出Up1和Dn1信号。当时钟信号clk0的上升沿到来之后，Up2和Dn2信号同时有效，当时钟信号clk90的上升沿到来之后，UP和DN信号分别同时输出Up2和Dn2信号。由于此示例中的数据沿一直滞后于时钟沿，因此产生的Up1，Up2和UP信号一直为低电平，同理产生的Dn1，Dn2和DN信号一直为高电平。图中阴影部分为上电时电路节点上的初始值，在数字电路中表示为不定态。

由上述的实施方式可知，Up1信号和Dn1信号同时输出且有效，不会出现Up1信号配对Dn2信号的情况。同理，Up2信号和Dn2信号同时输出且有效，不会出现Up2信号配对Dn1信号的情况。因此，本发明从根本上解决了上述背景技术中存在的：由于产生一段时间错误的判决指示信号，其瞬态效果会使压控振荡器的控制电压产生波动，从而恶化系统的时钟抖动指标。同时本发明在最终的输出级也采用了双沿触发器电路，大大减小了由于纯组合逻辑产生的毛刺信号。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。