交换电容式放大电路与应用此放大电路的模拟至数字转换器

摘要

一种交换电容式放大电路与应用此放大电路的模拟至数字转换器。此放大电路包含运算放大器与电压调整加速电路。运算放大器用以放大输入电压的值至目标电压值。电压调整加速电路用以调整放大器输出端上的电压值至预设电压值，且包含比较器以及第一开关与第二开关。比较器的两输入端分别连接至运算放大器的输出端与第一参考电压。第一开关的输入端、控制端与输出端分别连接至第二参考电压、比较器的输出端以及运算放大器的输出端。第二开关的输入端、控制端与输出端分别连接至运算放大器的输出端、比较器的输出端以及第三参考电压。

说明书

技术领域

本发明涉及一种交换电容式放大电路与应用此放大电路的模拟至数字 转换器，特别涉及一种具有高回转率的交换电容式放大电路与应用此放大 电路的模拟至数字转换器。

背景技术

由于信号的数字化有助于信号的处理、分析与储存，因此数字与模拟 信号的转换技术越来越受到重视。模拟至数字转换器(Analog to Digital； ADC)是一种用来将模拟信号转换为数字信号的装置。由于自然界中的信号 大多以模拟方式存在，因此需要模拟至数字转换器来将模拟信号转换成数 字信号。

模拟至数字转换器有很多不同的种类，例如快闪式模拟至数字转换器 (Flash ADC)、两阶式模拟至数字转换器(Two-stage ADC)、管线化式模拟至 数字转换器(Pipelined ADC)等，其中由于管线化式模拟至数字转换器在设计 上较有弹性，因此最为受到瞩目。

请参照图1，其示出了公知管线化式模拟至数字转换器10的架构示意 图。管线化式模拟至数字转换器10由多个低分辨率(resolution)的信号处理 级(Stage)12串接组合而成，而每一级的输出皆会经过数字校正逻辑14来校 正。每个信号处理级12包含取样/保持电路(Sample/Hold Circuit)20(即交换 电容式放大电路)和决定电路40，以使每个信号处理级对上一信号处理级的 输出进行取样及量化。取样/保持电路20包含开关区块22、四个额外的开 关24、26、28和30、取样电容C_s、反馈电容C_f以及运算放大器32。决定 电路40包含比较器42、44以及编码器46。

当模拟至数字转换器10操作时，决定电路40会接收模拟信号 V_RES(k-1)(通常称为残值(residue))，并将此残值与电压V_R/4、-V_R/4比较。编 码器46则根据比较的结果来输出决定位D_K给取样/保持电路20使用。取样 /保持电路20亦会接收模拟信号V_RES(k-1)，并将模拟信号V_RES(k-1)乘以一或两 个计算因子以得到一个乘积，接着根据开关区块22的状态(开启或关闭)来 将此乘积减去三个电压V_R、0、-V_R的其中一者，以得到新的残值，其中开 关区块22的状态根据决定电路40所输出的决定位D_K来决定。新的残值会 被输入至下一个信号处理级12，以重复产生新的残值。

请同时参照图2a及图2b，图2a示出了取样/保持电路20在取样阶段 下的电路架构示意图，图2b示出了取样/保持电路20在保持阶段下的电路 架构示意图。取样/保持电路20的状态切换由开关24、26、28和30来决定。 如图2a所示，当取样/保持电路20在取样阶段时，取样电容C_s和反馈电容 C_f接收输入信号，而当取样/保持电路20在保持阶段时，反馈电容C_f连接 至运算放大器32的信号输出端以达成信号反馈的功能。

在管线化式模拟至数字转换器10中，运算放大器的特性决定了管线化 式模拟至数字转换器10的性能。若使用较差的运算放大器，例如回转率较 低的运算放大器，则会使管线化式模拟至数字转换器10的性能变差。然而， 若使用较好的运算放大器，例如具有高回转率、高增益及高频宽的运算放 大器，则会需要很大的电流来操作此运算放大器，而使得管线化式模拟至 数字转换器10便需要消耗很高的电能来工作。

因此，需要一种新的交换电容式放大电路，其不需要很大的电流即能 提供高回转率、高增益和高频宽。

发明内容

本发明的一方面是在提供一种交换电容式放大电路与应用此交换电容 式放大电路的模拟至数字转换器。此放大电路不需要很高的电流即能达到 很高的回转率，从而可提高应用此放大电路的模拟至数字转换器的效能。

根据本发明的一实施例，此交换电容式放大电路包含运算放大器和第 一电压调整加速电路。运算放大器具有第一放大器输入端和第一放大器输 出端，其中第一放大器输入端用以接收第一输入电压，以将第一输入电压 的值放大至第一目标电压值。第一电压调整加速电路电连接至第一放大器 输出端，以将第一放大器输出端上的电压调整至第一预设电压值，其中第 一预设电压值介于第一输入电压的值和第一目标电压值之间。第一电压调 整加速电路包含比较器和第一开关组。比较器具有第一比较器输入端、第 二比较器输入端和比较器输出端，其中第一比较器输入端电连接至运算放 大器的第一放大器输出端，第二比较器输入端用以接收第一参考电压。第 一开关组包含第一开关和第二开关。第一开关具有第一开关控制端、第一 开关输入端和第一开关输出端，其中第一开关控制端电连接至比较器输出 端，第一开关输出端电连接至第一放大器输出端，第一开关输入端用以接 收第二参考电压，第二参考电压的值大于第一参考电压值。第二开关具有 第二开关控制端、第二开关输入端和第二开关输出端，其中第二开关和第 一开关为互补开关，第二开关控制端电连接至比较器输出端，第二开关输 出端电连接至第一放大器输出端，第二开关输入端用以接收第三参考电压， 第三参考电压的值小于第一参考电压值，其中第一目标电压值介于第二参 考电压及第三参考电压之间。

模拟至数字转换器包含取样和保持电路，此取样和保持电路包含运算 放大器和第一电压调整加速电路。运算放大器具有第一放大器输入端和第 一放大器输出端，其中第一放大器输入端用以接收第一输入电压，以将第 一输入电压的值放大至第一目标电压值。第一电压调整加速电路电连接至 第一放大器输出端，以将第一放大器输出端上的电压调整至第一预设电压 值，其中第一预设电压值介于第一输入电压之值和第一目标电压值之间。 第一电压调整加速电路包含比较器和第一开关组。比较器具有第一比较器 输入端、第二比较器输入端和比较器输出端，其中第一比较器输入端电连 接至运算放大器的第一放大器输出端，第二比较器输入端用以接收第一参 考电压。第一开关组包含第一开关和第二开关。第一开关具有第一开关控 制端、第一开关输入端和第一开关输出端，其中第一开关控制端电连接至 比较器输出端，第一开关输出端电连接至第一放大器输出端，第一开关输 入端用以接收第二参考电压，第二参考电压的值大于第一参考电压值。第 二开关具有第二开关控制端、第二开关输入端和第二开关输出端，其中第 二开关和第一开关为互补开关，第二开关控制端电连接至比较器输出端， 第二开关输出端电连接至第一放大器输出端，第二开关输入端用以接收第 三参考电压，第三参考电压的值小于第一参考电压值，其中第一目标电压 值介于第二参考电压及第三参考电压之间。

附图说明

为让本发明的上述和其它目的、特征和优点能更明显易懂，上文特举 多个优选实施例，并配合附图，作详细说明如下：

图1示出了公知管线化式模拟至数字转换器的架构示意图。

第2a示出了公知管线化式模拟至数字转换器的取样/保持电路在取样 阶段下的电路架构示意图。

图2b示出了公知管线化式模拟至数字转换器的取样/保持电路在保持 阶段下的电路架构示意图。

图3示出了根据本发明实施例的管线化式模拟至数字转换器的取样/保 持电路在保持阶段时的电路结构示意图。

图4示出了根据本发明实施例的取样/保持电路的保持阶段的时序图。

图5示出了根据本发明另一实施例的管线化式模拟至数字转换器的取 样/保持电路在保持阶段时的电路结构示意图。

具体实施方式

请参照图3，其示出了根据本发明实施例的管线化式模拟至数字转换器 的取样/保持电路(即交换电容式放大电路)100在保持阶段时的电路结构示 意图。取样/保持电路100包含输入电容110、反馈电容130、放大器122、 比较器124以及开关组126。运算放大器122为单端输出的运算放大器，其 输入端122a和122b分别耦接至输入电容110和接地参考电压VSS，而输 出端122c则电连接至比较器124的输入端124b。

比较器124的两输入端124a和124b分别电连接至运算放大器122的 输出端122c以及参考电压VCM，而比较器124的输出端124c电连接至开 关组126。在本实施例中，由于运算放大器122为单端输出的运算放大器， 因此参考电压VCM可被设定为电源电压VDD的一半，但本发明的实施例 并不受限此。在本发明的其它实施例中，若运算放大器122为全差动运算 放大器，则参考电压VCM可设定为共轭电压。

开关组126包含开关126a和126b，此两开关受控于比较器124。在本 实施例中，开关126a为PMOS晶体管，其源极电连接至参考电压，例如电 源电压VDD，而漏极电连接至运算放大器122的输出端122c；开关126b 为NMOS晶体管，其源极电连接至另一参考电压，例如接地参考电压VSS， 而漏极电连接至运算放大器122的输出端122c。

请参照图4，其示出了根据本发明实施例的取样/保持电路100的保持 阶段200的时序图。在本实施例中，取样/保持电路100的保持阶段200可 根据电压调整的速度来分为加速调整阶段210和正常调整阶段220。

在加速调整阶段210中，控制信号SC被输入至比较器124的控制端 CON，以开启比较器124。输入信号VIN被输入至运算放大器122，以利用 运算放大器122来将输入信号VIN调整至目标电压值，此目标电压值由使 用者所设定的理想电压值，其位准可介于电源电压VDD与接地参考电压 VSS之间。在运算放大器122放大输入信号VIN时，其输出端122c的电压 会缓缓地上升/下降，而此时比较器124两输入端124a和124b的两输入端 会具有电压差VOS。

比较器124根据电压差VOS来控制开关126a和126b的开启与关闭。 例如，当运算放大器122的输出端122c的电压大于参考电压VCM时，电 压差VOS为负值，而比较器124则据此来开启开关126a并关闭开关126b(即 输出接地参考电压VSS至开关126a及126b)。又例如，当运算放大器122 的输出端122c的电压小于参考电压VCM时，电压差VOS为正值，而比较 器124则据此来关闭开关126a并开启开关126b(即输出电源电压VDD至开 关126a及126b)。

当开关126a开启且开关126b关闭时，开关126a可视为上拉晶体管 (Pull-Up Transistor)，其可将运算放大器122的输出端122c的电压往上拉。 当开关126a关闭且开关126b开启时，开关126a可视为下拉晶体管 (Pull-Down Transistor)，其可将运算放大器122的输出端122c的电压往下拉。

通过开关组126的上拉与下拉功能，在加速调整阶段210中，运算放 大器122的输出端122c的电压可被快速地往上或往下调整，直到加速调整 阶段210结束为止。

在加速调整阶段210结束后，接着进入正常调整阶段220。在正常调整 阶段220中，控制信号被输入至比较器124的控制端Con，以关闭比较 器124。由于比较器124已被关闭，因此开关组126不再对运算放大器122 的输出端122c的电压进行上拉或下拉(即输出电源电压VDD至开关126a 以及输出接地参考电压VSS至126b)，而此时运算放大器122的输出端122c 的电压位准便由运算放大器122已身来推动，以使输出端122c的电压位准 达到目标电压值。

由上述说明可知，本发明的实施例在加速调整阶段210中利用比较器 124和开关组126来加速推动运算放大器122的输出电压，使运算放大器 122的输出电压加速接近预设的目标值，接着再在正常调整阶段220中利用 运算放大器122本身来推动以补足剩余的部分，以使运算放大器122的输 出电压达到预设的目标值。因此，在以下的叙述中，比较器124和开关组 126可称为电压加速调整电路。

由于本发明的实施例利用电压加速调整电路来加速调整运算放大器的 输出电压，因此本发明实施例便不需要使用具有高回转率、高增益及高频 宽运算放大器，便能提升电路整体的稳定时间(Settling Time)，并具有反应 快速和低功耗的优点。

请参照图5，其示出了根据本发明另一实施例的管线化式模拟至数字转 换器的取样/保持电路500在保持阶段时的电路结构示意图。本实施例的取 样/保持电路500的架构类似于取样/保持电路100，但不同之处在于取样/ 保持电路500以全差动式运算放大器522来代替单端输出的运算放大器 122，且因应此变化，取样/保持电路500也包含两组电压加速调整电路。

由于本实施例采用了全差动式运算放大器522，因此对于全差动式运算 放大器522的两输出端点522c和522d而言，便需要两组电压加速调整电 路来分别加速调整其电压变化。例如，当输入信号VIN+和VIN-输入至全 差动式运算放大器522后，全差动式运算放大器522会放大输入信号VIN+ 和VIN-来输出信号VOUT+和VOUT-。在加速调整阶段中，取样/保持电路 500的两组电压加速调整电路会被开启来分别对输出信号VOUT+和VOUT- 进行加速调整，以使输出信号VOUT+和VOUT-加速接近预设的目标值。接 着，在正常调整阶段中，电压加速调整电路被关闭，而全差动式运算放大 器522会自己推动以补足剩余的部分来使输出信号VOUT+和VOUT-达到预 设的目标电压。

综合以上所述，本发明的实施例可应用于单端输出的运算放大器或全 差动式运算放大器，且不需使用公知的高耗能运算放大器便可提高运算放 大器达到目标电压的速度并提升整体电路的稳定时间。

虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明，本 领域技术人员在不脱离本发明的精神和范围内，当可作各种变型与修改， 因此本发明的保护范围应以所附权利要求为准。