微处理器中的IO接口输出电路

摘要

本发明公开一种微处理器中的IO接口输出电路，其包括：用于将微处理器内核电源VDD转换成不同电压的IO电源OVDD的电平转换电路，其包括均连接内核电源VDD的转换网络和旁路电路；产生并输出偏置信号pbias、nbias和旁路使能信号的偏置电路，偏置信号pbias、旁路使能信号分别输出至转换网络和旁路电路，通过改变偏置信号pbias的电压大小使转换网络适用不同电压的IO电源OVDD，并当IO电源OVDD等于内核电源VDD时由旁路使能信号控制旁路电路导通；连接偏置信号pbias和偏置信号nbias的驱动电路。本发明通过偏置电路输出不同电压的偏置信号pbias和nbias，使IO电路具有不同的驱动能力，在电路的设计上大大节省了硬件开销。

说明书

技术领域

本发明涉及一种IO（Input and Output）接口输出电路，尤其是涉及一种深亚微米工艺下的微处理器中可以适应多种IO电源、具有多种驱动能力的IO接口输出电路。

背景技术

如图1所示，在目前微处理器的IO接口输出电路中，数据输出信号IN、使能输出信号OE经过一个与非门AND1和或非门NOR1（输出使能信号OE经过一个反相器X1进入或非门NOR1的其中一个输入端）的控制，传输给电平转换电路1转换为IO高压信号，再经由驱动电路2输出到PAD上。

其中，平转换电路1包括2个转换网络：由2个N型晶体管MP10和MP11、2个N型晶体管MN10和MN11、反相器X2构成的第一转换网络，晶体管MP10的源极和MP11的源极都连接IO电源（OVDD）；由2个N型晶体管MP12和MP13、2个N型晶体管MN12和MN13、反相器X3构成的第二转换网络，晶体管MP12的源极和MP13的源极都连接IO电源（OVDD）。而驱动电路2则包括2 个N型晶体管MP14和MP15和2个N型晶体管MN18和MN19。

但是，现有IO接口输出电路存在如下缺陷：

1、只能在单一IO电源（OVDD）下工作，关键是电平转换电路1只能将微处理器的内核低压信号转换为一种IO电源电压值的高压信号；

2、随着集成电路的广泛应用，微处理器往往需要面对驱动不同类型的元器件，为了与这些元器件的负载相匹配，IO输出电路也需要具有不同的驱动能力。但现有IO接口输出电路显然无法满足具有不同驱动能力的需要。

为了使IO接口输出电路可以满足具有不同驱动能力的需要，一种解决方案是设计多个如图1所示的电路，并对驱动电路的驱动晶体管尺寸进行调整，以满足所需要的驱动能力。但是，这种解决方案的直接缺陷是：电路面积增大、电子元器件数量增大，使得电路的硬件开销成倍的增长。

发明内容

为解决现有技术存在的问题，本发明提出一种深亚微米工艺下的微处理器中可以适应多种IO电源、具有多种驱动能力的IO接口输出电路。

本发明采用如下技术方案实现：一种微处理器中的IO接口输出电路，其包括：

用于将微处理器内核电源VDD转换成不同电压的IO电源OVDD的电平转换电路，其包括均连接内核电源VDD的转换网络和旁路电路；

用于产生并输出偏置信号pbias、偏置信号nbias和旁路使能信号的偏置电路，偏置信号pbias、旁路使能信号分别输出至转换网络和旁路电路，通过改变偏置信号pbias的电压大小使转换网络适用不同电压的IO电源OVDD，并当IO电源OVDD等于内核电源VDD时由旁路使能信号控制旁路电路导通；

用于受偏置信号pbias和偏置信号nbias控制具有不同输出电阻以具有不同的驱动能力的驱动电路，其控制端连接偏置信号pbias和偏置信号nbias。

其中，在偏置信号nbias与地之间连接晶体管MN5，晶体管MN5的栅极连接偏置信号nbias，而源极、漏极和衬底相连并接地。

其中，在偏置信号pbias与IO电源OVDD之间连接晶体管MP9，晶体管MP9的栅极连接偏置信号pbias，而源极、漏极和衬底相连并连接IO电源OVDD。

其中，转换网络包括：栅极均连接偏置信号pbias的晶体管MP12和晶体管MP13，晶体管MP12的源极和衬底均通过晶体管MP10连接IO电源OVDD，晶体管MP13的源极和衬底均通过晶体管MP11连接IO电源OVDD，晶体管MP10的源极和衬底连接IO电源OVDD、栅极连接晶体管MP11的漏极，晶体管MP11的源极和衬底连接IO电源OVDD、栅极连接MP10的漏极、漏极接MP10的栅极；栅极均连接内核电源VDD的晶体管MN10和晶体管MN11，晶体管MN10的漏极连接晶体管MP12的漏极、源极通过晶体管MN12接地，晶体管MN11的漏极连接晶体管MP13的漏极、源极通过晶体管MN13接地。

其中，旁路电路包括：栅极均连接内核电源VDD的晶体管MN14和晶体管MN16；栅极均连接旁路使能信号的晶体管MN15和晶体管MN15；晶体管MN14的漏极连接晶体管MP12的源极、源极连接晶体管MN15的漏极，而晶体管MN15的源极连接晶体管MN12的漏极；晶体管MN16的漏极连接晶体管MP13的源极、源极连接晶体管MN17的漏极，而晶体管MN17的源极连接晶体管MN14的漏极。

其中，驱动电路包括：栅极分别连接偏置信号pbias和偏置信号nbias的晶体管MP15和晶体管MN18，晶体管MP15的漏极耦接晶体管MN18的源极；晶体管MP15的源极连接晶体管MP14的漏极，而晶体管MP14的源极和衬底连接IO电源OVDD、栅极连接晶体管MP10的栅极；晶体管MN18的漏极连接晶体管MN19的源极，而晶体管MN19的栅极连接或非门NOR1的输出端、源极和衬底接地；在晶体管MP15的漏极耦接晶体管MN18的源极之间串接电阻R1和电阻R2，且电阻R1和电阻R2为驱动电路的输出端。

与现有技术相比，本发明具有如下有益效果：

本发明提出的微处理器中的IO接口输出电路，巧妙的运用偏置电路产生的偏置电压，为电平转换电路的转换网络提供合适的偏置信号pbias，将内核电源VDD低压信号转换为不同电压值的IO电源OVDD，从而实现适应多种电压的IO电源OVDD的要求；同时，该偏置电路为输出驱动电路提供偏置，通过偏置电路输出不同电压的偏置信号pbias和nbias，使IO电路具有不同的驱动能力，在电路的设计上大大节省了硬件开销。

附图说明

图1是目前微处理器的IO接口输出电路的示意图；

图2是本发明提出的IO接口输出电路的示意图；

图3是图2中偏置电路的示意图。

具体实施方式

如图2所示，本发明提出一种深亚微米工艺下的微处理器中可以适应多种IO电源、具有多种驱动能力的IO接口输出电路，其包括：电平转换电路10、驱动电路20、偏置电路、1个2输入与门AND1、1个2输入或非门NOR1和1个反相器X1。其连接关系如下：与门AND1的两个输入端分别接数据输出信号IN、使能输出信号OE，与门AND1的输出端接电平转换电路10的输入端（即晶体管MN12的栅极）；与门AND1的输出还连接或非门NOR1的其中一个输入端；反相器X1的输入端接使能输出信号OE，输出端接或非门NOR1的另一个输入端；或非门NOR1的输出端与驱动电路20的输入端dn相连；电平转换电路10的输出端与驱动电路20的输入端up相连；驱动电路20的另外两个输入端分别为偏置电路的偏置信号pbias输出端和偏置信号nbias输出端；偏置信号pbias输出端还与电平转换电路10中晶体管MP12和MP13的栅极性连；偏置电路的旁路使能信号en3_buffer输出端连接电平转换电路10中晶体管MN15的栅极和MN17的栅极；偏置电路的三个输入端OE1、OE2和OE3分别与pin脚EN1、EN2和EN3相连。

其中，偏置电路为驱动电路20提供可编程的偏置电压；电平转换电路10将微处理器（或芯片）内核电源VDD低压信号转换为不同电压的IO电源OVDD；驱动电路则通过对两个晶体管MP15和MN18的栅极设置偏压，调节驱动电路的输出，使其具有不同的驱动能力。

具体来说，图2中的电平转换电路10包括：4个N型晶体管MP10、MP11、MP12和MP13和8个N型晶体管MN10、MN11、MN12、MN1、MN14、MN15、MN16和MN17。其中，晶体管MP10的源极和衬底接IO电源OVDD，栅极连接晶体管MP11的漏极，漏极连晶体管MP11的栅极并与驱动电路20中晶体管MP14的栅极相连（即信号up）；晶体管MP11的源极和衬底接OVDD，栅极接MP10的漏极，漏极接MP10的栅极；晶体管MP12的源极和衬底与MP10的漏极相连，栅极接偏置电路输出的偏置信号pbias，漏极接晶体管MN10的漏极；晶体管MP13的源极和衬底与MP11的漏极相连，栅极接偏置信号pbias，漏极接晶体管MN11的漏极；晶体管MN10的栅极接芯片内核电源VDD，源极接晶体管MN12的漏极，衬底接地；晶体管MN11的栅极接VDD，源极接晶体管MN13的漏极，衬底接地；晶体管MN12的栅极接2输入与门AND1的输出，源极和衬底接地；晶体管MN13的栅极接反相器X2的输出，源极和衬底接地；晶体管MN14的漏极接MP10的漏极并与MP11的栅极、MP12的源极和衬底相连、栅极连接VDD、源极接MN15的漏极、衬底接地；晶体管MN15的栅极接偏置电路输出的旁路使能信号en3_buffer，源极接MN12的漏极并与MN10的源极以及反相器X2的输出相连、衬底接地；晶体管MN16的漏极接MP11的漏极并与MP10的栅极以及MP13的源极和衬底相连、栅极接VDD、源极连接晶体管MN17的漏极、衬底接地；晶体管MN17的栅极接旁路使能信号en3_buffer、源极接MN13的漏极并与MN11的源极以及反相器X2的输入相连。

与图1中的电平转换电路1相比，电平转换电路10增加了2个P型晶体管MP12和 MP13、6个N型晶体管MN10、MN11、MN14、MN15、MN16和MN17。其中，4个晶体管MP12与MN10、MP13与MN11串联组成转换网络，连接到晶体管MP10与晶体管MN12、晶体管MP11与晶体管MN13之间，转换网络受偏置电路输出的偏置信号pbias的电压值大小控制；晶体管MN14与晶体管MN15、晶体管MN16与晶体管MN17串联组成旁通电路，也连接到晶体管MP10与晶体管MN12、晶体管MP11与晶体管MN13之间，旁通电路的通断由偏置电路输出的旁路使能信号en3_buffer控制。在内核电源VDD信号与不同的IO电源OVDD之间进行转换时，en3_buffer=0，这时，转换电路的信号电流流经转换网络。由于偏置电路产生不同电压的偏置信号pbias，使转换网络的负载大小不同，从而使电平转换电路10在不同的IO电源电压下都能正常工作；若IO电源（OVDD）电压等于芯片内核电源（VDD）电压，则en3_buffer=1，旁路电路导通，此时电路等效与图1中的电平转换电路1。另外，将反相器X2的输入和输出分别与MN13和MN12的漏极相连，加快电路的转换速率。

驱动电路20由MP14-MP15、R1-R2、MN18-MN19串联组成。具体来说，驱动电路20包括：晶体管MP14的栅极连接信号up，源极和衬底连接IO电源OVDD，漏极连接晶体管MP15的源极；晶体管MP15的栅极连接偏置电路的输出信号pbias，漏极接电阻R1，衬底接OVDD；电阻R1的另一端与R2相连，并连接到输出pin脚PAD上；电阻R2的另一端与晶体管MN18的源极相连；晶体管MN18的栅极接偏置电路的输出信号nbias，漏极连接晶体管MN19的源极，衬底接地；晶体管MN19的栅极接信号dn，源极和衬底接地。

其中，晶体管MP14和晶体管MN19为驱动晶体管，晶体管MP15和晶体管MN18起保护作用。当pin脚PAD上的产生很大的尖峰电流时，该尖峰电流可以通过MP15或者MN18的漏极与衬底之间的反向pn结导通泄放掉，从而对晶体管MP14和MN19起到保护作用；同时，晶体管MP15和晶体管MN18的栅极分别连接偏置信号pbias和偏置信号nbias，驱动电路的输出电阻除了由MP14、MP15、MN18、MN19的尺寸和R1、R2的阻值决定外，还受2个偏置信号pbias和偏置信号nbias的电压值影响。当驱动电路需要不同大小的输出电阻时，通过调节偏置信号pbias和偏置信号nbias的电压值来实现：偏置信号nbias的电压值越大，偏置信号pbias的电压值越小，则输出电阻越小；反之亦然。加入电阻R1和电阻R2的目的是减小电路在翻转时的过冲电流。

结合图3所示，产生偏置信号pbias和偏置信号nbias信号的偏置电路包括：晶体管MP1的源极和衬底接OVDD，漏极和栅极与信号n1连接；晶体管MP2的衬底与源极与信号n1相连，漏极和栅极与信号n2连接；晶体管MP3的衬底和源极与n2相连，漏极和栅极相连并与MP4的源极和衬底连接；晶体管MP4的漏极和栅极接地；晶体管MN3的漏极与信号n1连接，栅极接VDD，源极与晶体管MN4的漏极相连，衬底接地；MN4的栅极接pin脚OE1，源极与MP10的源极和MN10的漏极相连，衬底接地；MN10的栅极与pin脚OE1相连，源极连接偏置信号nbias，衬底接地；MP10的栅极接反相器X4的输出，漏极连接偏置信号nbias，衬底接VDD；反相器X4的输入接pin脚OE1；晶体管MN1的漏极接信号n2，栅极接VDD，源极与晶体管MN2的漏极相连，衬底接地；MN2的栅极接pin脚OE2，源极与MP11源极和MN11的漏极相连，衬底接地；MN11的栅极接pin脚OE2，源极连接偏置信号nbias，衬底接地；MP11的栅极接反相器X3的输出，漏极连接偏置信号nbias，衬底接VDD；反相器X3的输入接pin脚OE2；晶体管MN5的栅极连接偏置信号nbias，源漏极和衬底都接地；晶体管MN12的漏极接VDD，栅极接pin脚OE3，源极连接偏置信号nbias，衬底接地；晶体管MP12的源极接VDD，栅极接反相器X5的输出，漏极连接偏置信号nbias；反相器X5的输入接pin脚OE3。晶体管MP5的源极和衬底接OVDD，栅极和漏极接MP6的源极和衬底；晶体管MP6的栅极和漏极接信号p1；晶体管MP7的源极和衬底接信号p1，栅极和漏极接信号p2；晶体管MP8的源极和衬底接信号p2，栅极和漏极接地；晶体管MN9的漏极接信号p1，栅极接VDD，源极接MN8的漏极，衬底接地；晶体管MN8的栅极接pin脚OE2，源极与MN13的漏极和MP13的源极相连，衬底接地；晶体管MN13的栅极接pin脚OE2，源极连接pbias；晶体管MP13的栅极接反相器X7的输出，漏极接pin脚pbias，衬底接VDD；反相器X7的输入接pin脚OE2；晶体管MN7的漏极接信号p2，栅极接VDD，源极接MN6的漏极，衬底接地；晶体管MN6的栅极接pin脚OE1，源极接MN14的漏极和MP14的源极，衬底接地；晶体管MN14的栅极接pin脚OE1，源极连接偏置信号pbias，衬底接地；晶体管MP14的栅极接反相器X6的输出，漏极连接偏置信号pbias，衬底接VDD；反相器X6的输入接pin脚OE1；晶体管MP9的源漏极和衬底连接偏置信号pbias，栅极接OVDD；晶体管MN15的漏极和衬底接地，栅极接pin脚OE3，源极连接偏置信号pbias；晶体管MP15的源极接地，栅极接反相器X8的输出，漏极接pin脚pbias，衬底接VDD；反相器X8的输入接pin脚OE3；反相器X9的输入接pin脚OE3，输出接X10的输入；反相器X10的输出接pin脚en3_buffer。

电源上电之后，由于晶体管MP4的栅极接地，根据PMOS晶体管传输“弱0”、“强1”的特性，MP1、MP2、MP3和MP4最终将全部导通。此时，晶体管MP1、MP2、MP3和MP4呈电阻特性，等效于4个电阻串联连接在OVDD与地之间，且阻值由晶体管的尺寸调节。根据串联电路分压原理，在信号n1和n2上将产生两个电压                                                和，且电压因晶体管MP1、MP2、MP3和MP4的尺寸而变化。当OE1=1、OE2=OE3=0时，MN10和MP10导通，n1信号经过MN3和MN4，由MN10和MP10传输给信号nbias，；当OE2=1、OE1=OE3=0时，MN11和MP11导通，n2信号经过MN5和MN6，由MN11和MP11传输给信号nbias，；当OE3=1、OE1=OE2=0时，MN12和MP12导通，。同理可得，偏置信号pbias的电压值。

其中偏置信号nbias和偏置信号pbias的电压取值如表1所示：

表 1 

由于偏置信号nbias和偏置信号pbias连接驱动电路20中的晶体管MN18和MP15的栅极，而在电路设计时MN18和MP15的尺寸往往做得比较大，当PAD信号跳变时，会在信号nbias和pbias上产生较大的耦合噪声。PAD信号跳变频率越高，耦合噪声越大。图3中的晶体管MP9和MN5等效于两个电容分别连接在OVDD与偏置信号pbias、偏置信号nbias与地之间，能较好抑制耦合噪声。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。