刷新操作控制电路、半导体存储器件和刷新操作控制方法

摘要

本发明公开一种半导体存储器件，包括：存储体，所述存储体包括第一单元区和第二单元区；激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令而产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及地址计数单元，所述地址计数单元被配置为对刷新命令进行计数，并产生行地址，其中，当第一行激活信号被激活时，第一单元区中由所述行地址指定的字线被激活，并且当第二行激活信号被激活时，第二单元区中由所述行地址指定的字线被激活。

说明书

相关申请的交叉引用

本申请要求2010年10月29日提交的韩国专利申请No.10-2010-0107186 的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及半导体存储器件。

背景技术

动态随机存储存储器(DRAM)包括多个存储器单元(memory cell)单 位，其中的每个可以被配置为具有一个晶体管和一个电容，并且数据储存在 电容中。但是，储存在形成于衬底上的电容中的数据可能会由于经由半导体 衬底的自然泄漏而丢失。由此，DRAM执行对储存在存储器单元中的数据进 行刷新的刷新操作。如果不能稳定地执行对储存在存储器单元中的数据的刷 新操作，则可能损坏数据或者可能降低DRAM在读取操作方面的特性。此 外，DRAM可能会发生故障。随着DRAM的集成度增加，在刷新操作中要 被刷新的存储器单元的数量增加，并且可能并不能经由一个字线来刷新整个 存储器单元。因此，存储体(bank)被分成了多个单元区，并且对所述多个 单元区执行刷新操作。

随着半导体存储器件的高集成度的发展，设置在单个半导体存储器件中 的存储器单元和信号线的数量迅速增加。为了在有限的空间内集成越来越多 的存储器单元和信号线，已经降低了半导体存储器件的内部电路的临界尺寸 (critical dimension)，并且逐步地降低了存储器单元的尺寸。出于这些原因， 半导体存储器件的存储器单元更有可能存在缺陷。因此，在半导体存储器件 内提供了用于修复有缺陷的存储器单元的冗余器件，使得尽管有这样的有缺 陷的存储器单元也可以制造具有高成品率的半导体存储器件。冗余器件包括 冗余存储器单元以及用于对与有缺陷的存储器单元相对应的修复地址进行 编程的熔丝。

在完成半导体存储器件的制造工艺之后执行各种测试。在可以对被确定 为有缺陷的存储器单元进行修复的情况下，通过用冗余存储器单元来替换有 缺陷的存储器单元而对存储器单元的缺陷进行修复。也就是，在内部电路中 执行编程以用冗余存储器单元的地址来替换有缺陷的存储器单元的地址。相 应地，当输入与有缺陷的存储器单元相对应的地址即修复地址时，用冗余存 储器单元来替换有缺陷的存储器单元。由此，半导体存储装置执行正常的操 作。

下文举例来描述对被分成两个单元区的存储体进行刷新的方法，并且将 描述当字线被替换时可能由刷新操作产生的问题。

图1是示出刷新操作以及与刷新操作有关的问题的方框图。

参见图1，半导体存储器件包括被分成第一单元区110和第二单元区120 的存储体100。在存储体100中，第一单元区110和第二单元区120分别与 上存储体和下存储体相对应。在图1中，第一信号A是激活上存储体110的 字线的行激活信号，第二信号B是激活下存储体120的字线的行激活信号。

如第一操作图101所示，当输入刷新命令时，与由地址计数单元(未示 出)计数的行地址相对应的字线111和121在上存储体110he下存储体120 内同时被激活。也就是，当输入一次刷新命令时，上存储体110的一个字线 111以及下存储体120的一个字线121被同时激活，并且与激活的字线111 和121耦合的多个存储器单元被刷新。第一线111是由第一信号A激活的字 线，第二线121是由第二信号B激活的字线。

上存储体110和下存储体120包括用于替换具有缺陷的字线的多个冗余 字线。但是，在存储体被分成上存储体110和下存储体120并且同时对上存 储体110和下存储体120执行刷新操作的情况下，上存储体110不能使用下 存储体120的冗余字线，下存储体120不能使用上存储体110的冗余字线。 以下将描述原因。

假设在第二操作图102中在上存储体110的一个字线111A中产生缺陷， 并且由此用冗余字线121A来替换字线111A。箭头103表示在上存储体110 的一个字线111A中产生缺陷并且用下存储体120的字线121A来替换字线 111A。

如果输入与上存储体110的有缺陷的字线111A相对应的行地址，则由 第一信号A来激活下存储体120的冗余字线121A，而由信号B来激活与行 地址相对应的下存储体120的另一字线121B。也就是，如果用下存储体120 的冗余字线121A来替换上存储体110的有缺陷的字线111A，则在刷新操作 期间两个字线121A和121B可能同时被激活。由此，储存在与激活的字线 121A和121B耦合的存储器单元中的数据被同时加载到同一位线上。换言之， 两个数据被加载到一个位线上。结果是，当两个数据互不相同时，可能会产 生错误。

发明内容

本发明的示例性实施例涉及一种半导体存储器件，其能够防止在刷新操 作期间在同一单元区内两个或更多个字线的同时激活。

根据本发明的示例性实施例，一种半导体存储器件包括：存储体，所述 存储体包括第一单元区和第二单元区；激活信号发生单元，所述激活信号发 生单元被配置为响应于刷新命令而产生具有互不相同的激活时间段的第一 行激活信号和第二行激活信号；以及地址计数单元，所述地址计数单元被配 置为对刷新命令进行计数，并产生行地址，其中，当第一行激活信号被激活 时，第一单元区中由所述行地址指定的字线被激活，并且当第二行激活信号 被激活时，第二单元区中由行地址指定的字线被激活。

激活信号发生单元可以包括：预激活信号发生单元，所述预激活信号发 生单元被配置为响应于刷新命令而将预激活信号激活两次；以及使能单元， 所述使能单元被配置为当代表刷新时间段的刷新信号被激活时，在第一激活 时间段传送预激活信号作为第一行地址信号，并且在第二激活时间段传送预 激活信号作为第二行激活信号。

半导体存储器件还可以包括预充电信号发生单元，所述预充电信号发生 单元被配置为在预激活信号被激活之后对信号预充电。

根据本发明的另一个示例性实施例，一种刷新操作控制电路包括：激活 信号发生单元，所述激活信号发生单元被配置为响应于刷新命令来激活预激 活信号，并利用预激活信号来产生具有互不相同的激活时间段的第一行激活 信号和第二行激活信号；以及预充电信号发生单元，所述预充电信号发生单 元被配置为在预激活信号被激活一次之后将用于控制预激活信号的激活的 预充电信号激活。

激活信号发生单元可以包括：预激活信号发生单元，所述预激活信号发 生单元被配置为响应于刷新命令和预充电信号而将预激活信号激活两次；以 及使能单元，所述使能单元被配置为当代表刷新时间段的刷新信号被激活 时，在第一激活时间段传送预激活信号作为第一行地址信号，并且在第二激 活时间段传送预激活信号作为第二行激活信号。

根据本发明的再一个实施例，一种包括具有第一单元区和第二单元区的 存储体的半导体存储器件的刷新操作控制方法包括：当输入刷新命令时激活 第一行激活信号；响应于所述第一行激活信号来激活所述第一单元区的字线 之中由行地址指定的字线，以对所述字线的存储器单元进行刷新；将第一行 激活信号去激活并在从第一行激活信号的去激活起经过预定的时间之后，激 活第二行激活信号；激活第二单元区的字线之中由行地址所指定的字线，响 应于第二行激活信号而对字线的存储器单元进行刷新。

附图说明

图1是示出刷新操作以及在刷新操作期间产生的问题的图。

图2是根据本发明的一个示例性实施例的半导体存储器件的图。

图3是根据本发明的一个示例性实施例的预激活信号发生单元的图。

图4是根据本发明的一个示例性实施例的使能单元的图。

图5是示出根据本发明的一个示例性实施例的半导体存储器件的刷新操 作的波形图。

具体实施方式

下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明 可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。 确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，并且将 会向本领域技术人员完全地传达本发明的范围。在本说明书中，相同的附图 标记在本发明的各个附图和实施例中表示相同的部分。

图2是根据本发明的一个示例性实施例的半导体存储器件的图。

参见图2，半导体存储器件包括存储体210、激活信号发生单元220、地 址计数单元230、以及预充电信号发生单元240。存储体210包括第一单元 区211和第二单元区212。激活信号发生单元220被配置为响应于刷新命令 AREFP而产生具有互不相同的激活时间段的第一行激活信号RACT1和第 二行激活信号RACT2。地址计数单元230被配置为对刷新命令AREFP计数， 并产生行地址RADD。预充电信号发生单元240被配置为在预激活信号 PRE_RACT被激活之后激活预充电信号PRECH。

这里，两个信号具有不同的激活时间段是指两个信号的激活时间段互不 重叠。例如，所说第一行激活信号RACT1和第二行激活信号RACT2具有 不同的激活时间段是指第一行激活信号RACT1的激活时间段与第二行激活 信号RACT2的激活时间段不重叠。

在第一单元区211中，当第一行激活信号RACT1被激活时，行地址 RADD所指定的字线被激活。在第二单元区212中，当第二行激活信号 RACT2被激活时，行地址RADD所指定的字线被激活。刷新命令AREFP 可以在从芯片的外部输入自动刷新命令时被激活。预充电信号发生单元240 通过将预激活信号PRE_RACT延迟一定的延迟量来激活预充电信号 PRECH。

以下将结合图2来描述半导体存储器件的配置和操作。

首先描述存储体210的配置和操作。

存储体210包括第一单元区211和第二单元区212。第一单元区211包 括第一行译码器211A和第一单元阵列211B。第一行译码器211A被配置为 响应于行地址RADD来指定由第一行激活信号RACT1所激活的字线。第一 单元阵列211B包括多个字线。第二单元区212包括第二行译码器212A和第 二单元阵列212B。第二行译码器212A被配置为响应于行地址RADD来指 定由第二行激活信号RACT2所激活的字线。第二单元阵列212B包括多个 字线。第一单元阵列211B和第二单元阵列212B可以被配置为具有一个或更 多个子单元阵列。第一行译码器211A和第二行译码器212A可以被配置为具 有一个或更多个子译码器。第一单元区211和第二单元区212分别与上存储 体和下存储体相对应。

接下来描述激活信号发生单元220的配置和操作。

激活信号发生单元220包括预激活信号发生单元221和使能单元222。 预激活信号发生单元221被配置为响应于刷新命令AREFP而将预激活信号 PRE_RACT激活两次。使能单元222被配置为当代表刷新时间段的刷新信 号REF被激活时，传送第一次被激活的预激活信号PRE_RACT作为第一行 激活信号RACT1，以及传送第二次被激活的预激活信号PRE_RACT作为第 二行激活信号RACT2。

在激活时间段，预激活信号发生单元221响应于激活命令RACTP来激 活预激活信号PRE_RACT。当刷新信号REF被去激活时，使能单元222根 据上/下地址UP/DN ADD来传送预激活信号PRE_RACT作为第一行激活信 号RACT1或第二行激活信号RACT2。

以下将结合图3来描述预激活信号PRE_RACT响应于刷新命令AREFP 或激活命令RACTP的输入而被激活、以及传送激活的预激活信号 PRE_RACT作为第一行激活信号RACT1和第二行激活信号RACT2的过 程。

接下来描述地址计数单元230的操作。

地址计数单元230被配置为每当刷新命令AREFP被激活时顺序地增加 行地址RADD的值。替代地，地址计数单元230可以被配置为每当刷新命令 AREFP被激活时顺序地减少行地址RADD的值。因此，每当施加刷新命令 AREFP时，第一单元区211和第二单元区212的字线顺序地被激活，并且 与激活的字线耦合的多个存储器单元被刷新。

最后描述预充电信号发生单元240的操作。

当预激活信号PRE_RACT被激活时，预充电信号发生单元240在经过 了预定的时间之后激活预充电信号PRECH。当预充电信号PRECH被激活 时，预激活信号发生单元221将第一次激活的预激活信号PRE_RACT去激 活，然后再次将其激活。当预激活信号PRE_RACT第二次被激活时，预充 电信号发生单元240在经过了预定的时间之后再次激活预充电信号PRECH。 当预充电信号PRECH被激活时，预激活信号发生单元221将第二次激活的 预激活信号PRE_RACT去激活。

以下将结合图2详细描述根据本发明的一个示例性实施例的半导体存储 器件的刷新操作。

当施加刷新命令AREFP时，第一行激活信号RACT1和第二行激活信 号RACT2被顺序地激活。第一单元区211的字线(由行地址RADD所指定 的字线)响应于第一行激活信号RACT1而被激活，并且与激活的字线耦合 的多个存储器单元被刷新。另外，第二单元区212的字线(由行地址RADD 所指定的字线)响应于第二行激活信号RACT2而被激活，并且与激活的字 线耦合的多个存储器单元被刷新。此时，由于第一行激活信号RACT1和第 二行激活信号RACT2具有互不相同的激活时间段，因此不会产生现有技术 中的故障。也就是，即使用第二单元区212的冗余字线来替换第一单元区211 的有缺陷的字线，但由于第一行激活信号RACT1和第二行激活信号RACT2 具有相互不同的激活时间段，因此在第二单元区212中两个字线不会同时被 激活。

在根据本发明的一个示例性实施例的半导体存储器件中，虽然与两个字 线耦合的存储器单元是在输入一次刷新命令AREFP时被刷新的，但第一单 元区211和第二单元区212是在不同的时间段中被激活的。这样，根据本发 明的一个示例性实施例的半导体存储器件能够解决现有技术中的问题，并快 速地执行刷新操作。也就是，在修复操作中，可以用第二单元区212的冗余 字线来替换第一单元区211的有缺陷的字线(反之亦然)，由此提高修复操 作的灵活性及刷新操作的速度。

下文将结合图2描述根据本发明的一个示例性实施例的半导体存储器件 的激活操作。

在除刷新操作外的通常的激活操作(例如读取操作或写入操作)中，输 入激活命令RACTP而不输入刷新命令AREFP。当存储体选择信号BA被激 活时，激活信号发生单元220响应于激活命令RACTP而根据上/下地址 UP/DN ADD来激活第一行激活信号RACT1和第二行激活信号RACT2中的 一个。在此情况下，经由外部地址输入端子EXT而从外部输入行地址RADD。 也就是，经由端子EXT而输入包括要激活的字线的信息的地址。存储体选 择信号BA是通过对存储体地址译码而产生的信号。

图3是根据本发明的一个示例性实施例的预激活信号发生单元221的 图。存储体选择信号BA确定是否对存储体210所包括的存储器单元执行激 活操作。

参见图3，预激活信号发生单元包括第一预激活信号发生电路310、第 二预激活信号发生电路320、下一命令发生电路330、以及内部地址发生电 路340。第一预激活信号发生电路310在输入刷新命令AREFP和下一刷新 命令NEXT_AREFP时激活预激活信号PRE_RACT。在存储体选择信号BA 被激活的情况下，第二预激活信号发生电路320在输入激活命令RACTP时 激活预激活信号PRE_RACT。下一命令发生电路330通过将预充电信号 PRECH延迟预定的时间来激活下一刷新命令NEXT_AREFP。内部地址发 生电路340响应于刷新命令AREFP或预充电信号PRECH而产生内部上/下 地址UP/DN IADD。

首先描述在刷新时间段中激活预激活信号PRE_RACT的过程。

当输入刷新命令AREFP时，第一预激活信号发生电路310的第一NMOS 晶体管311导通。当输入刷新命令AREFP时，内部地址发生电路340输出 具有逻辑高电平的内部上/下地址UP/DN IADD。具有逻辑高电平的内部上/ 下地址UP/DN IADD使第二NMOS晶体管312导通而将内部节点A下拉驱 动。内部节点A的电压被反相，并且预激活信号PRE_RACT被激活为逻辑 高电平。在从预激活信号PRE_RACT的激活起经过了一定时间之后，预充 电信号发生单元240激活预充电信号PRECH。

当预充电信号PRECH被激活时，第一预激活信号发生电路310的第一 PMOS晶体管315导通而将内部节点A上拉驱动。内部节点A的电压反相， 并且预激活信号PRE_RACT被去激活至低逻辑电平。

下一命令发生电路330包括使能信号发生单元331和命令发生单元332。 当输入刷新命令AREFP时，使能信号发生单元331激活使能信号EN。当 使能信号EN被激活时，命令发生单元332通过将预充电信号PRECH延迟 预定的时间来激活下一刷新命令NEXT_AREFP。此时，预充电信号PRECH 的激活时间段与命令发生单元332的延迟值之和大于对第一行激活信号 RACT1激活的字线预充电所花费的时间。命令发生单元332与由使能信号 EN来确定激活的一般的延迟电路相对应。

当输入下一刷新命令NEXT_AREFP时，第一预激活信号发生电路310 的第三NMOS晶体管313导通。当预充电信号PRECH被激活时，内部地 址发生电路340输出具有逻辑低电平的内部上/下地址UP/DN IADD。具有逻 辑低电平的内部上/下地址UP/DN IADD使第四NMOS晶体管314导通而将 内部节点A下拉驱动。内部节点A的电压被反相，并且预激活信号 PRE_RACT被激活为逻辑高电平。在从预激活信号PRE_RACT的激活起经 过了一定时间之后，预充电信号发生单元240激活预充电信号PRECH。

当下一刷新命令NEXT_AREFP被激活时，使能信号发生单元331将使 能信号EN去激活。因此，即使预充电信号PRECH再次被激活，下一刷新 命令NEXT_AREFP也不会被激活。也就是，当输入一次刷新命令AREFP 时，预激活信号PRE_RACT仅可以被激活两次。

此外，内部地址发生电路340在预充电信号PRECH被第一次激活时将 内部上/下地址UP/DN IADD变为逻辑低电平，并且之后在预充电信号 PRECH再次被激活时将内部上/下地址UP/DN IADD保持在逻辑低电平。

在激活操作中，预激活信号发生单元221的操作如下。在激活时间段中， 由第二预激活信号发生电路320来产生预激活信号PRE_RACT。当存储体 选择信号BA选择了存储体210时，第六NMOS晶体管322导通。当输入激 活命令RACTP时，第五NMOS晶体管321导通并且将内部节点B下拉驱 动。内部节点B的电压被反相，并且预激活信号PRE_RACT被激活。

在激活时间段中，由预充电命令PRECHP将预激活信号PRE_RACT去 激活。当输入预充电命令PRECHP时，第二PMOS晶体管323导通而将内 部节点B上拉驱动。内部节点B的电压被反相，并且预激活信号PRE_RACT 被去激活。

图4是根据本发明的一个示例性实施例的使能单元222的图。

参见图4，使能单元222包括上/下使能信号发生电路410和使能电路 420。当刷新信号REF被激活时(即在刷新时间段期间)，上/下使能信号发 生电路410响应于内部上/下地址UP/DN IADD而产生第一使能信号EN1和 第二使能信号EN2。另外，当刷新信号REF被去激活时(即在激活时间段 期间)，上/下使能信号发生电路410响应于上/下地址UP/DN ADD而产生第 一使能信号EN1和第二使能信号EN2。

图4的上/下使能信号发生电路410在上/下地址UP/DN ADD或内部上/ 下地址UP/DN IADD为逻辑高电平时激活第一使能信号EN1，并在上/下地 址UP/DN ADD或内部上/下地址UP/DN IADD为逻辑低电平时激活第二使 能信号EN2。

利用上/下地址UP/DN ADD产生第一使能信号EN1和第二使能信号 EN2是通过第一传输门门411来实现的，而利用内部上/下地址UP/DN IADD 产生第一使能信号EN1和第二使能信号EN2是通过第二传输门412来实现 的。

使能电路420响应于第一使能信号EN1和第二使能信号EN2而传送预 激活信号PRE_RACT作为第一行激活信号RACT1或第二行激活信号 RACT2。当第一使能信号EN1被激活时，预激活信号PRE_RACT被传送 作为第一行激活信号RACT1。当第二使能信号EN2被激活时，预激活信号 PRE_RACT被传送作为第二行激活信号RACT2。

根据本发明的一个示例性实施例的刷新操作控制器件可以包括激活信 号发生单元220和预充电信号发生单元240。激活信号发生单元220响应于 刷新命令AREFP而产生具有互不相同的激活时间段的第一行激活信号 RACT1和第二行激活信号RACT2。预充电信号发生单元240在预激活信号 PRE_RACT被激活之后激活预充电信号PRECH。刷新操作控制器件的详细 的配置和操作与结合图2、图3和图4所描述的相同。

图5是示出根据本发明的一个示例性实施例的半导体存储器件的刷新操 作的波形图。

当输入刷新命令AREFP时，下一命令发生电路330的使能信号发生单 元331激活使能信号EN。内部地址发生电路340将内部上/下地址UP/DN IADD变为逻辑高电平。另外，预激活信号PRE_RACT由第一预激活信号 发生电路310第一次激活。由于内部上/下地址UP/DN IADD为逻辑高电平， 因此激活的预激活信号PRE_RACT被传送作为第一行激活信号RACT1。

预充电信号发生单元240响应于激活的预激活信号PRE_RACT来激活 预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号 PRE_RACT被第一预激活信号发生电路310去激活。另外，内部地址发生 电路340响应于预充电信号PRECH而将内部上/下地址UP/DN IADD变为 逻辑低电平。命令发生单元332通过将预充电信号PRECH延迟预定的时间 来激活下一刷新命令NEXT_AREFP。

当下一刷新命令NEXT_AREFP被激活时，下一命令发生电路330的使 能信号发生单元331将使能信号EN去激活。另外，预激活信号PRE_RACT 被第一预激活信号发生电路310第二次激活。由于内部上/下地址UP/DN IADD为逻辑低电平，因此激活的预激活信号PRE_RACT被传送作为第二 行激活信号RACT2。

预充电信号发生单元240响应于激活的预激活信号PRE_RACT来激活 预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号 PRE_RACT被第一预激活信号发生电路310去激活。内部上/下地址UP/DN IADD保持在逻辑低电平。但是，由于下一命令发生电路330的使能信号发 生单元331将使能信号EN去激活，因此命令发生单元332不会再次激活下 一刷新命令NEXT_AREFP。

通过以上的操作，当输入刷新命令AREFP时，第一行激活信号RACT1 和第二行激活信号RACT2顺序地被激活。

下文将结合图2至图5来描述根据本发明的一个示例性实施例的刷新操 作控制方法。

在包括具有第一单元区211和第二单元区212的存储体210的半导体存 储器件的刷新操作控制方法中，当输入刷新命令AREFP时，第一行激活信 号RACT1被激活，并且第一单元区211的字线之中由行地址RADD所指定 的字线被激活并刷新。然后，将第一行激活信号RACT1去激活。在从第一 行激活信号RACT1的去激活起经过了预定时间之后，产生下一刷新命令 NEXT_AREFP。当输入下一刷新命令NEXT_AREFP时，第二行激活信号 RACT2被激活，并且第二单元区212的字线之中的由行地址RADD所指定 的字线被激活并刷新。

当输入刷新命令时，预激活信号PRE_RACT被激活两次。预激活信号 PRE_RACT的第一次激活被传送作为第一行激活信号RACT1，预激活信号 PRE_RACT的第二次激活被传送作为第二行激活信号RACT2。

预激活信号响应于由预激活信号PRE_RACT延迟了预定的延迟量而被 激活的预充电信号PRECH而被去激活。行地址RADD是每当输入刷新命令 AREFP时所计数的计数值。

根据本发明的示例性实施例的半导体存储器件通过在刷新操作中将字 线的激活时间点分开而防止在一个单元区中两个字线同时被激活。

虽然本发明对具体的实施例进行了描述，但本领域的技术人员应该理解 的是，在不脱离所附权利要求所限定的发明的主旨和范围的情况下可以进行 各种修改和变化。