一种应用于快闪存储器中的动态LDPC纠错码方法

摘要

本发明公开了属于非挥发存储器中的数据纠错领域的一种应用于快闪存储器中的动态LDPC纠错码方法。本发明根据NAND型快闪存储器的页错误率动态改变LDPC码软信息的量化精度。本发明的有益效果为：在NAND型快闪存储器使用的初始阶段，闪存内部每页的编程擦除次数较小，页错误率也较小，采用量化精度为1-bit的LDPC码软信息，能够提高NAND型快闪存储器的读取时间，并降低LDPC解码器的功耗；随着闪存不断的使用，页错误率逐渐升高，增加LDPC码的量化精度，进而提高LDPC码的纠错能力，能够提高NAND型快闪存储器的可靠性。

说明书

技术领域

本发明属于非挥发存储器中的数据纠错领域，特别涉及一种应用 于快闪存储器中的动态LDPC纠错码方法。

背景技术

NAND型快闪存储器广泛地应用于MP3、智能手机、平板电脑等 便携式电子产品。NAND型快闪存储器发展的一个重要趋势是MLC (Multi-Level Cell)技术的发展。MLC技术能够在一个存储单元上 存储多比特的信息，因此能够成倍地提高存储容量，减少每比特存储 成本，目前市场的NAND型快闪存储器均采用每个存储单元(cell) 中存储2-bit信息的MLC技术，即2b/cell MLC技术。然而，随着 NAND型快闪存储器制造工艺的不断进步，每个存储单元中存储3-bit 信息的MLC技术，即3b/cell MLC技术将应用于新一代的NAND型 快闪存储器产品。显然，3b/cell MLC技术能够显著提高存储容量， 然而，却使得NAND型快闪存储器的可靠性急剧下降。其原因是对 于MLC技术，每个存储单元中存储n-bit数据信息需要2ⁿ个电荷存 储态，从2b/cell MLC技术发展到3b/cell MLC技术，则阈值电压窗 口中电荷态的数量从4增加到8，因而相邻电荷态间的有效读取窗口 急剧减少。这使得闪存读取操作时，读出信息中的页错误率(PER)显 著上升。存储单元尺寸的缩小、MLC技术的进步等工艺原因所导致 的闪存可靠性下降不可避免，因此通过可靠性设计技术，尤其是纠错 码技术，来提高闪存的可靠性，成为新一代闪存应用的关键技术。

目前NAND型闪存均采用BCH(Bose-Chaudur-Hocquenghem)纠 错码技术。BCH纠错码进行数据纠错的原理是：向原始的信息数据 中添加冗余位，进行编码；对接收到的信息，利用冗余位能够找出接 收信息中错误的位置，并进行纠正，从而恢复原始的信息数据，这个 过程也称为解码。显然，纠错码的冗余位开销越多，纠错性能越好。 在闪存产品中，数据的写入、读出均以页为单位进行操作，因此，纠 错码的冗余位存放在闪存每页中的空闲存储区。随着新一代3b/cell  NAND型闪存产品可靠性的严重下降，空闲存储区有限的冗余位使得 BCH码的纠错能力遭受到了严重制约。

发明内容

本发明针对上述缺陷公开了一种应用于快闪存储器中的动态 LDPC纠错码方法。该方法根据NAND型快闪存储器的页错误率 动态改变LDPC码软信息的量化精度。该方法包括以下步骤：

1)NAND型快闪存储器使用LDPC码作为其纠错码，NAND 型快闪存储器的页错误率为PER，当PER＜a1时，LDPC码的软 信息的量化精度为1-bit；

2)当a1≤PER＜a2时，LDPC码的软信息的量化精度为2-bit；

3)当a2≤PER＜a3时，LDPC码的软信息的量化精度为3-bit；

4)当a3≤PER＜a4时，LDPC码的软信息的量化精度为4-bit；

5)当a4≤PER＜a5时，LDPC码的软信息的量化精度为5-bit；

6)当PER≥a5时，则将对应的页标记为失效页。

所述a1、a2、a3、a4和a5的取值范围如下：

1-0.9999^PS≤a1＜a2＜a3＜a4＜a5≤1-0.99^PS

PS的取值有如下几种：4096、8192和16384。

所述LDPC码的软信息为LLR，它通过以下公式计算：

$\mathrm{LLR}=\ln \frac{p(x=0|y=y_0)}{p(x=1|y=y_0)}$

上式中x为发送端发送的二进制码字，y为接收端获得的码字的 浮点值。

本发明的有益效果为：在NAND型快闪存储器使用的初始阶段， 闪存内部每页的编程擦除次数较小，页错误率也较小，采用量化精 度为1-bit的LDPC码软信息，能够提高NAND型快闪存储器的读取 时间，并降低LDPC解码器的功耗；随着闪存不断的使用，页错误 率逐渐升高，增加LDPC码的量化精度，进而提高LDPC码的纠错 能力，能够提高NAND型快闪存储器的可靠性。

本发明的设计方法和电路结构，与其附加的对象和好处，能在研 读下列多个实施例和相应附图时被充分了解。

附图说明

图1a为LDPC码的检验矩阵示意图；

图1b为LDPC码的检验矩阵对应的Tanner图；

图2为本发明的实施例中3b/cell NAND型快闪存储器中电荷存储 态的阈值电压分布模型示意图；

图3为本发明的实施例中3b/cell NAND型闪存储单元3-bit的格 雷码表示图；

图4为本发明的实施例中3b/cell NAND型快闪存储器中存储单元 中每一比特相应的LLR值的表达式示意图；

图5为本发明的实施例中3b/cell NAND型快闪存储器的读取操 作示意图；

图6为本发明的实施例中应用于快闪存储器中的动态LDPC纠错 码方法示意图。

具体实施方式

为使本发明的技术方法和优点更加清楚，以下结合具体的实施例 并参照附图，对本发明进行更详细地说明。

LDPC码是一种线性分组码，于1962年由Gallager在其博士论 文中提出。在1996年被MacKay和Neal重新发现。LDPC码被认为 是迄今为止性能最好的码，已广泛应用于光通信、移动通信系统又及 磁记录系统中。目前NAND型快闪存储器的制造工艺尺寸不断减少， 最先进的NAND型快闪存储器制造工艺已达到19nm，此外，多位存 储技术也在不断发展，最先进的NAND型快闪存储器一个存储单元 上能够存储3-bit的数据信息。然而这些技术却使得存储单元的器件 漏电，相邻存储单元间的电容耦合效应，以及编程擦除次数下降等问 题变得非常严重，这使得NAND型快闪存储器的可靠性不断下降， 因此，LDPC码被寄望于应用到新一型的NAND型快闪存储器中。

如图1所示，一种LDPC码用一个M×N(行数*列数)的稀疏校 验矩阵H来表示，其中N代表LDPC码的码长，M代表LDPC码冗 余位的长度，因此LDPC码中信息数据的长度为N-M。另外，LDPC 码的码率定义为R＝(N-M)/N。LDPC码(Low Density Parity Check) 中文名为低密度奇偶检验，此处低密度是指在校验矩阵H中，数据 “1”的密度较低，即校验矩阵H中的大部分元素为零。LDPC码的 校验矩阵可以用相应的Tanner图来表示，如图1中的校验矩阵H可 以用右边的Tanner图表示，Tanner图中有两类节点，分别是校验节 点和变量节点，图中上方v1～v6为变量节点，下方c1～c3为检验节点。 Tanner图中的边是指校验节点和变量节点间的连接。Tanner图与校验 矩阵的对应关系是：校验矩阵的每一行对应Tanner图中的一个校验 节点，校验矩阵的每一列对应着Tanner图中的一个变量节点。如果 检验矩阵中H_ij＝1，那么Tanner图中第i个校验节点和第j个变量节 点间就存在一条边，因此检验矩阵中的“1”元素与Tanner图中的边 是一一对应关系。

LDPC码纠错系统主要由LDPC码编码器和LDPC码解码器组 成。LDPC码的编码过程与传统的线性码，如BCH码编码过程较为 相似，信息数据通过编码器产生相应的冗余位，从而形成一个LDPC 码的码字，将码字写入到快闪存储器存储阵列对应的页(Page)中。 然而，LDPC码的解码过程却与传统线性码(如BCH码)有着很大 的不同，传统的纠错码，如BCH码，RS码解码器的输入信息为二进 制数据，即每一位信息非‘0’即‘1’，LDPC码采用了基于置信传 播(Belief Propagation，BP)的软判决迭代译码算法，因而具有良好 纠错性能，详细说明如下：在LDPC码中，解码器的输入信息是具有 一定量化精度的软信息值，软信息值的含义是该位信息为‘0’或者 ‘1’的概率值。LDPC码的软信息为LLR，它通过以下公式计算：

$\mathrm{LLR}=\ln \frac{p(x=0|y=y_0)}{p(x=1|y=y_0)}$

上式中x为发送端发送的二进制码字，y为接收端获得的码字的 浮点值；

从LLR的计算公式中可以看出，对于接收到的码字信息值y₀， 当计算出的发送码字x为0的概率大于发送码字x为1的概率时 LLR＞0；反之，LLR＜0。因此从LLR的符号位就可以判决原始输入 信息。

由于p(x＝0|y＝y₀)和p(x＝1|y＝y₀)是浮点值，LLR也是浮点值，从 而，软信息的量化精度与LDPC码的解码过程存在密切的关系，LDPC 码的纠错性能与软信息的量化精度也有着密切的关系。量化精度越 高，说明比特为‘0’或者‘1’的概率越准确，因而能够纠正的比特 数越多，纠错性越好。

如图2所示，LDPC码软信息的获取需要数据传输的信道模 型，而在NAND型快闪存储器中，由于错误的产生是在数据的存 储过程中发生，因此软信息需要根据NAND型快闪存储器的数据 存储模型来获得。通常，NAND型快闪存储器的数据存储模型通 过存储单元中电荷态的阈值电压分布模型来建立。对于3b/cell 的存储单元，共有8个电荷态，每个电荷态的阈值电压可以用高 斯曲线来表示。高斯曲线的平均值mu₀～mu₇代表该电荷态的中心 阈值电压，而高斯曲线的方差σ代表由于工艺偏差以及编程擦除 的磨损、读写干扰、漏电等各种因素导致的阈值电压的分布和漂 移情况，也就是数据存储的“噪声”。另外，相邻高斯曲线的7 个交点把整个阈值电压窗口分成8块区间，即从(-∞，S0)到[S6，+∞)。 每个电荷态i(0≤i≤7)的高斯曲线，其概率密度P可表示为：

$P_i\left(x\right)=\frac{1}{\sqrt{2\mathrm{\pi \sigma }}}{e}^{-\frac{{\left({x-\mathrm{mu}}_i\right)}^2}{{2\sigma }_i^2}}$

上式中mu_i代表第i电荷态的阈值电压的均值，σ_i代表第i 电荷态的阈值电压的标准差。每个电荷态都有相对应的3-bit编 码表示。为了获得最好的编码增益，通常使用格雷码(Gray code) 来进行编码。使用格雷码的特点是任意两个相邻电荷态对应的 3-bit编码中，只有1位不相同。当定义top、high、low来表示 每个存储单元中3-bit信息时，格雷码的表示如图3所示。

如图4所示，根据LLR的计算公式以及NAND型快闪存储器 中电荷存储态的阈值电压分布模型，可以计算出存储单元的阈值电 压值为y时，存储单元所存贮的3比特信息中每比特信息的LLR 值。图中，Δmu＝mu_i-mu_i-1，(i＝1-7)，LLR＞0的情况表示对应 的信息位为“0”的概率较大，LLR＜0则表示对应的信息位为“1” 的概率较大。LLR的绝对值更大，则表示对应的信息位为“0” 或“1”的概率更大。从图4中可以看出，LLR值与读取时得到 的阈值电压值y近似成线性关系，因此读取操作时获得的阈值电 压精度能够决定所计算的LLR值的精度。

如图5所示，通过对所读出的存储单元电流进行阶梯式的比 较来感知存储单元阈值电压的值，显然读取电压(对应于 VR₁-VR_N)的阶梯增幅越小，获得的阈值电压值就越精确，因此 所得到的LLR值就更加准确。然而，读取电压的阶梯增幅越小， 闪存内部灵敏放大器的感应时间越长，使读取性能下降。对 3b/cell NAND型快闪存储器，假定施加7个读电压来区分8个电 荷态，读取操作时施加阶梯式读电压，与参考支路经过7次阶梯 式比较判决每个存储单元的3比特的信息，读电压的位置如图2 中S0～S6所示。LDPC码的软信息的量化精度为1-bit时，通常 感应比较时间的典型值为60μs。当存储单元每比特的软信息的量 化精度为5-bit时，则需要非常小的读取电压的阶梯增幅，相应 的感应比较时间将变得非常长，可近似计算为(2^5-1)×60μs。可 以看出，NAND型快闪存储器读取时的感应时间与LDPC码软信 息的量化精度成指数关系。因此，存在着LLR的量化精度与快 闪存储器的读取时间的权衡。另一方面，LLR的量化精度也决定 了LDPC码的纠错性能。LLR的量化精度越高，LDPC码的纠错 能力越强，所允许的页错误率也越高，因此也存在着LLR的量 化精度与页错误率之间的权衡。

如图6所示，NAND型快闪存储器中页错误率(PER)的特 点是随着快闪存储器的不断使用，反复的编程擦除操作，页错误 率(PER)不断增加，即PER随着闪存的使用时间呈单调递增的 特点。根据快闪存储器PER的这一特性，以及上述LLR量化精 度与读取时间、PER间的权衡关系，设计出应用于NAND型快 闪存储器的动态LDPC纠错码技术。

本发明的具体实施过程如下：

1)NAND型快闪存储器使用LDPC码作为其纠错码，NAND 型快闪存储器的页错误率为PER，当PER＜a1时，LDPC码的软 信息的量化精度为1-bit；

2)当a1≤PER＜a2时，LDPC码的软信息的量化精度为2-bit；

3)当a2≤PER＜a3时，LDPC码的软信息的量化精度为3-bit；

4)当a3≤PER＜a4时，LDPC码的软信息的量化精度为4-bit；

5)当a4≤PER＜a5时，LDPC码的软信息的量化精度为5-bit；

6)当PER≥a5时，采用5-bit的LDPC码的软信息的量化精度 也无法满足NAND型快闪存储器的纠错要求，则将对应的页标记 为失效页。

PER由2个因素决定，一是单元错误率，其值为BER；另一个是 页的大小，其值为PS；PER的计算方式如下：

PER＝1-(1-BER)^PS

其中BER的范围约为：10^-4≤BER≤10^-2，而PS的取值有如 下几种：4096(对应4Kbyte)，8192(对应8Kbyte)，16384(对应16Kbyte)。

因而，a1、a2、a3、a4和a5的取值范围如下：

1-0.9999^PS≤a1＜a2＜a3＜a4＜a5≤1-0.99^PS