具有芯片间发射机的调谐器电路及提供芯片间链路帧的方法

摘要

一种调谐器电路包括用于生成与射频信号相关的数字数据流的数字信号处理器，以及耦合到数字信号处理器且可配置成生成具有起始部分和多个信道的芯片间通信帧的收发机电路。多个信道包括用于携带数字数据流的一部分的第一数据信道和用于携带控制数据的控制信道。该收发机电路可被配置成通过芯片间通信链路向附加的调谐器电路发送芯片间通信帧。

说明书

技术领域

本发明公开一般地涉及具有芯片间发射机的调谐器电路以及提供芯片间链路帧的方法。

背景技术

移动无线电接收机中所接收的射频信号经常是信号的组合，这些信号中一些直接接收自发射天线，且一些反射自固定和/或移动对象。在最坏的情况下，从直接和替代路径所接收的信号在接收天线处组合以造成相消干涉。这种干涉使信号的解码更加困难。此外，在一些实例中，干涉可将所接收信号的振幅减小至低得不能由接收机可靠地解码的级别。这种振幅的减小有时称作多路径衰落。

用于改善多路径衰落和弱信号情形下的信号接收的一种技术包括在天线分集系统中使用多个天线和接收机电路。在多芯片天线分集系统中，调谐成特定频率的多个调谐器电路从一个以上方向或者从稍微不同的位置处接收节目内容(信道信息)。这种天线分集系统通常包括处理器电路，该处理器电路被配置成组合来自不同调谐器的信号以产生增强的信号，或者被配置成从具有最强信号输出的调谐器选择特定信号。

分集接收使用统计上独立的信号流以减小与多路径相关的严重的信道衰落的影响。但是，多个调谐器电路和相关联处理电路之间的数字通信可在射频下辐射频谱能量，其中一个或多个调谐器电路被调谐至该射频，这样进一步使信号的接收复杂化。

附图简述

图1是一个可能的代表性环境中的天线分集系统的代表性示例的图解。

图2是配置成同步化芯片间链路帧的天线分集系统的实施例的框图。

图3是包括在调谐器芯片之间通过图2的天线分集系统的芯片间通信链路所传输的数据的芯片间链路帧的实施例的图解。

图4是在调谐器芯片之间通过图2的天线分集系统的芯片间通信链路传输的芯片间链路帧的特定说明性实施例的图解。

图5是针对不同帧长度的芯片间链路帧的数字信号处理器帧偏移的图表。

图6是数字信号处理器帧和具有1792位的位长度的数字信号处理器帧的芯片间链路帧的时序图。

图7是包括芯片间链路发射机电路的电路实施例的部分框图和部分电路图。

图8是示出图7的芯片间链路发射机电路的操作的代表性示例的状态图。

图9是包括芯片间链路接收机电路的电路实施例的部分框图和部分电路图。

图10是示出图9的芯片间链路接收机电路的操作的代表性示例的状态图。

图11是从第二调谐器电路通过芯片间通信链路向第一调谐器电路传输芯片间链路帧的方法的实施例的流程图。

图12是提供芯片间链路帧的方法的实施例的流程图。

具体实施方式

在天线分集系统的实施例中，两个或更多个天线相距已知距离且被配置成接收射频信号。该天线分集系统包括两个或更多个调谐器电路，其中各调谐器电路连接到两个或更多个天线中相应的一个天线，且被配置成接收特定频带或信道内的射频信号，其中调谐器电路被调谐至该特定频带或信道。该调谐器电路通过芯片间通信链路互连，且包括被配置成使用芯片间链路帧来传达来自所接收射频信号的内容的芯片间通信电路。

图1是诸多可能的环境中的一个可能的代表性环境的天线分集系统100的代表性示例的图解。该系统100包括具有被配置成通过射频信号106来传输内容的天线104的基站或发射站102。该内容可包括收音机节目内容、电视机或多媒体节目内容、语音数据、控制信息、其它内容或它们的任意组合。

该系统100还包括具有天线分集系统的车辆112，该天线分集系统包括用于接收射频信号106和用于接收诸如反射信号110的反射信号的第一天线114和第二天线116。车辆112内的天线分集系统被配置成对射频信号106和反射信号110执行所选的天线分集操作以产生包括来自信号106和110的内容的输出信号，该内容可传递到扬声器、显示装置、计算机、数据存储装置、另一装置或它们的任意组合。

在一个实施例中，车辆112内的天线分集系统被配置成调谐至诸如广播站的特定射频节目。随着车辆112的移动以及所接收射频信号106和110的变化，该天线分集系统适配成相长地组合来自无线电信号106和110的内容，以便于例如通过车辆112的广播来提供基本一致的接收和回放。在一些实例中，该天线分集系统可被配置成扫描不同射频上的节目内容，且被配置成当另一射频上的信号质量较好时切换至不同射频信道以继续接收节目内容。

图2是配置成同步化芯片间链路帧的天线分集电路200的实施例的框图。该天线分集电路200包括连接到第一天线204的第一调谐器电路202和连接到第二天线212的第二调谐器电路210。该第一和第二调谐器电路202和210通过芯片间通信链路216相连接，该芯片间通信链路216可能是低电压差分信号链路。

在天线分集电路200中，第一和第二调谐器电路202和210以菊花链配置安排，其中第一调谐器电路202通过数字接口208连接到诸如主机处理器、数字逻辑、其它电路或它们的任意组合的数据电路206。该第二调谐器电路210通过芯片间通信链路216和通过第一调谐器电路202耦合到数据电路206。如果在菊花链配置中加入其它调谐器电路，则下一调谐器电路将通过另一芯片间通信链路、第二调谐器电路210、芯片间通信链路216、第一调谐器电路202、以及数字接口208连接到数据电路206。

该第一调谐器电路202包括连接到第一天线204的射频(RF)前端电路220以接收射频信号。该前端电路220连接到合成器232以接收时钟信号，以及连接到模数转换器(ADC)222，该模数转换器连接到数字信号处理器(DSP)224。该DSP 224连接到包括芯片间(IC)链路接收机电路226和IC链路发射机电路228的芯片间通信电路。该IC链路接收机电路226连接到芯片间通信链路216以接收芯片间链路帧217。该DSP 224还连接到帧计数器230，该帧计数器230连接到ADC 222以及连接到IC链路发射机电路228。该第一调谐器电路202还包括诸如微控制单元(MCU)的控制电路234，该控制电路通过控制接口209连接到数据电路206，且被配置成控制第一调谐器电路202的操作。

该第二调谐器电路210包括连接到第二天线212的RF前端电路240以接收射频信号。该前端电路240连接到合成器252以接收时钟信号，且连接到ADC 242，其中该ADC 242连接到DSP 244。该DSP 244连接到包括IC链路接收机电路246和IC链路发射机电路248的芯片间通信电路。该IC链路发射机电路248连接到芯片间通信链路216以将与IC链路帧217内的所接收RF信号相关的数据发送到第一调谐器电路202。该DSP 244还连接到帧计数器250，该帧计数器250连接到ADC 242以及连接到IC链路发射机电路248。该第二调谐器电路210还包括诸如MCU的控制电路254，该控制电路254通过控制接口214连接到数据电路206且被配置成控制第二调谐器电路210的操作。

该天线分集电路200还包括基准时钟218，其连接到第一和第二调谐器电路202和210以提供时钟信号。在一个实施例中，由基准时钟218产生的时钟信号的频率是可编程的，且可被选择成使该时钟频率和其谐波在调谐器电路202和210被调谐至的频带之外。

在一个实施例中，该第一和第二调谐器电路202和210可包括相同的电路组件，但是该第一和第二调谐器电路202和210可由数据电路206通过控制接口209和214来独立地控制。此外，虽然描绘了两个调谐器电路(第一和第二调谐器电路202和210)，但取决于实现方式，该天线分集电路200可包括任何数量的调谐器电路。

在一个实施例中，该合成器232和252从基准时钟218接收时钟信号，并产生由RF前端电路220和240用来与所接收射频信号混合以便于产生中间频率(IF)信号的时钟信号。如此处所使用，该术语“IF信号”指示任何适当的中间频率处的信号，诸如低IF或者零IF。该IF信号被ADC 222和242数字化，且IF信号的经数字化版本被分别提供给DSP 224和244。该DSP 224和244被配置成处理IF信号的经数字化版本。

在图2所示实施例中，该第二调谐器电路210连接到第一调谐器电路202，但是IC链路接收机电路246没有连接到任何其它调谐器电路。相应地，DSP 244生成与IF信号的经数字化版本相关联的信号度量，且向IC链路发射机电路248提供IF信号的经数字化版本和相关联的信号度量。

该IC链路发射机电路248支持多信道以传输IF信号的经数字化版本、相关联的质量度量(诸如信噪比(SNR)、接收信号强度指示(RSSI)、其它质量度量等)、用于交换式天线分集模式和备用频率扫描模式的数字音频数据、以及控制数据。该IC发射机电路248耦合到控制电路254以接收控制数据，且被配置成向第一调谐器电路202的控制电路234发送控制数据。该IC发射机电路248被配置成将该IF信号的经数字化版本或数字音频数据、相关联质量度量、以及控制数据汇编成一个或多个IC链路帧217。各IC链路帧217包括一个起始码元以及DSP偏移信息，其可用于使第一调谐器电路202与相同DSP帧时序同步。因为DSP 224和244批处理在DSP帧内的IF样本，所以基于IC链路帧217的同步化部分使第一调谐器电路202处的DSP帧与第二调谐器电路210的DSP帧同步。

该基准时钟218允许IC链路发射机电路248和IC链路接收机电路226具有相同时钟频率，其可将第一和第二调谐器电路202和210的调谐简化至相同频带或者信道，且其可简化数据的恢复。此外，因为时钟信号并非从第二调谐器电路210经过IC通信链路216发送到第一调谐器电路202，所以减少了支持时钟互连布线所需的引脚的数量。此外，减少由于时钟切换而引起的辐射干扰。

该IC链路发射机电路248生成IC链路帧217，该链路帧217包括用于携带信号数据、质量度量、以及控制数据的多个信道。此外，各个帧包括由IC链路接收机电路226用来同步化DSP帧的同步化部分。下文中参考图7和图8来具体讨论IC链路发射机电路248的操作。

该IC链路接收机电路226经由IC链路帧217接收数据、对帧进行解码、以及向DSP 224提供信号数据、质量度量、同步化信息，从而用来自ADC 222的IF信号的经数字化版本来处理所接收的信号数据。此外，该IC链路接收机电路226向控制电路234提供控制DSP 224的操作的控制信息。下文中参考图9和图10来具体讨论IC链路接收机电路226的操作。

通常，分别用控制电路234和254来控制DSP 224和244以根据所选操作模式来处理信号数据，该操作模式诸如相位分集模式、交换式天线模式、或者备用频率扫描模式。在相位分集模式中，数字信号处理器224对包括IF信号的经数字化版本和来自IC通信链路216的IC链路帧217内的信号数据的DSP帧进行同步，且执行最大比率组合或其它类似数字信号处理技术以相干地组合来自第一和第二调谐器电路202和210的IF信号，并通过数字接口208向数据电路206提供该经组合的信号。

在交换式天线模式中，该第一和第二调谐器电路202和210独立地操作，且可通过连续监测根据IF信号的经数字化版本和来自IC通信链路216的IC链路帧217内的所接收的IF信号度量的比较所计算的信号质量度量来改善信号接收。在该操作模式中，该DSP 224被配置成基于信号度量在来自第一天线204的信号和来自第二天线212的信号之间作出选择，且被配置成通过数字接口209向数据电路206提供较强的信号。

在备用频率扫描模式中，该数据电路(主机处理器)206控制第一和第二调谐器电路202和210，以使用IC通信链路216继续监听第一和第二调谐器202和210中的具有最强信号的一个所选调谐器，且在另一频带中将其它调谐器控制成调谐至相同内容以检查相关联信号的质量度量。取决于该结果，数据电路(主机处理器)206可决定在新频率下将第一和第二调谐器202和210控制成以相位分集模式还是以交换式天线分集模式操作。

如以上所述，来自第二调谐器电路210的IF信号的经数字化版本可通过芯片间通信链路216使用IC链路帧217被传送至第一调谐器电路202。下文中的图3中讨论IC链路帧217的结构。

图3是包括在图2的天线分集系统的调谐器芯片之间传输的IF数据的IC链路帧217的实施例的图解。该IC链路帧217具有被配置成携带一定数量(N)的位的可编程宽度。该IC链路帧217包括帧同步化字段302、数据样本字段304、状态样本字段306、以及控制字段308。

该帧同步化字段302包括2个10位码元，其包括起始码元310和DSP计数偏移码元312。在IC链路帧217包括使用8位/10位编码来编码的数据样本的示例中，该起始码元310为在每个DSP帧的起始处发送的称作K28.5逗点的帧起始同步化码元。八位/十位编码(有时称作8位/10位或8b/10b编码)是将8位码元映射到10位码元以实现DC平衡和有界不等性的线编码，同时提供充足的状态改变以允许合理的时钟恢复。换言之，至少20位的串中1和0的计数之间的差异不大于2。此外，一行中存在的1和0不超过5个，这有助于减少传输信号所必需的信道的带宽下限的需求。在该方案中，作为10位实体传输的8位的数据被称作一个码元或字符。数据的较低5位编码成6位组(5b/6b部分)且最高3位编码成4位组(3b/4b部分)。这些代码组被串接在一起以形成可经过诸如IC通信链路216的通信链路传输的10位码元。

在该示例中，DSP计数偏移码元312是来自DSP帧计数器230的8个最低有效位的加扰的、经8位/10位编码的版本。该DSP计数偏移码元312被包括在各IC链路帧217的同步化部分302内且紧随起始码元310之后。

该数据样本字段304被配置成携带高带宽数据流。该数据样本字段304具有可编程带宽。该数据样本字段304包括同相数据314以及正交数据316。当以相位分集模式操作时，该数据样本字段304携带DSP IF数据流，或在其它操作模式中时携带其它类型的DSP数据。

该状态样本字段306具有可编程带宽。该状态样本字段306携带同相和正交数据318和320，诸如信号度量或其它数据。在相位分集模式中以及在交换式天线模式中，状态样本字段306携带数据样本字段304中的IF数据的信号度量。在备用频率扫描模式中，该状态样本字段306还可携带诸如解调音频数据的其它类型的数据，该其它类型的数据例如可从第二调谐器电路210通过第一调谐器电路202被提供至数据电路206。

控制字段308是携带微控制单元(MCU)控制分组的低带宽控制信道或字段。MCU控制分组的起始和结束可在任何IC链路帧217内出现。该控制字段308携带微控制单元(MCU)字节0/空闲字节322以及MCU字节/空闲字节，其可携带控制数据以控制接收调谐器电路的操作。举例而言，可将控制数据置于IC链路帧217的控制字段308内从第二调谐器电路210发送以控制第一调谐器电路202的操作。使控制字段或信道308与IC链路帧同步，但是包含在控制字段308中的信息与包含在IC链路帧217中的数据和状态字段中的信息不同步。此外，在发送数据流之后，将控制字段308包含在IC链路帧217内。可经由多个IC链路帧217发送控制数据。

为了在第一调谐器电路202的DSP内有效地组合信号和/或比较信号强度，使第一调谐器电路202的DSP帧与第二调谐器电路210的DSP帧同步是至关重要的。在一个实施例中，第一调谐器的IC链路接收机226通过在接收自第二调谐器IC链路发射机248的帧同步化字段302上作用而使DSP帧计数器230与第二调谐器DSP帧计数器250同步。

要理解该DSP帧在长度上可以是任何整数个时钟周期。时钟的期间的长度与要跨IC链路216传送的数据的各个位期间的长度相同。

图4是在调谐器芯片之间通过图2的天线分集系统的芯片间通信链路传输的芯片间链路帧400的特定说明性实施例的图解。该IC链路帧400包括起始码元和DSP帧偏移312。此外，第一数据字段304包括可编程数量的同相(I)DSP数据字314和正交(Q)DSP数据字316。此外，第二数据字段306包括同相和正交信号度量318和320。最后，该控制字段308包括MCU字节0/空闲字节332以及控制数据324，其包括可被配置成控制第一调谐器电路202的操作的命令和指令。

在诸如第一调谐器电路202被配置成执行备用频率扫描操作(扫描与第二调谐器电路210被调谐的频率不同的频率)的一些实例中，该第二数据字段306包括来自第二调谐器电路的经解调的同相和正交音频数据。

图5是针对不同DSP帧长度的IC链路帧的数字信号处理器帧偏移的图表500。在该示例中，IC发射机电路248使用8位/10位编码方案。相应地，IC链路帧217由整数个8b10b码元所组成；因此，该IC链路帧217的位长度总是10的倍数。为了说明DSP帧中的位时钟周期的数量不是10的倍数的情况，纳入DSP偏移以便于使DSP帧同步化以解决IC链路帧217的大小的不同。

在DSP帧中的位时钟周期数量亦为10的整数倍的情况中，通过使用IC链路帧217的起始码元310实现同步化以同步化两个调谐器电路上的DSP帧。第二调谐器电路210管控IC通信链路216以及控制第一调谐器电路202以使其DSP帧与IC链路帧217的起始码元310同步。在调节IC通信链路216的等待时间之后，可在第一调谐器电路202的DSP 224内同步化两个DSP帧。

在DSP帧长度不是10的整数倍的更普遍的情况中，IC链路帧217的起始码元310包括非零DSP计数偏移312，以用于定义IC链路帧217和第一调谐器电路202的DSP帧的起始之间的偏移。为了确保第一调谐器电路202上的DSP帧脉冲离所传输DSP帧脉冲在一个时钟周期内，相对于DSP帧脉冲的IC链路帧217的起始码元310的位偏移312置于各IC链路帧217内来发送。在第一调谐器电路202内，针对IC通信链路216的等待时间调节所接收的DSP 312的偏移，且将该偏移载入DSP帧计数器230中。

如果N为IC通信链路216的时钟周期中的DSP帧的长度，则在K数量的DSP帧之后，可根据以下方程计算IC链路帧偏移312：

IC链路帧偏移312＝(K*(10-(N mod 10))mod 10(方程1)

方程1中，变量(K)表示DSP帧的数量，该数量可由诸如DSP帧计数器250(在图2和图7中描绘)的DSP帧计数器来提供。如图表500所示，相对于DSP帧的IC链路帧偏移312总在0和9之间，且取决于DSP帧长度在各帧之间有所不同。此外，IC链路帧偏移312仅取决于帧长度的最低有效数字(N mod 10)。另外，IC链路帧偏移312是周期性的，其具有至多10IC链路时钟周期的期间。

若选择具体示例，对于1791位的DSP帧而言，该DSP帧距离下一10的倍数(即1800位)有9位远。相应地，该第一IC链路帧217具有零的偏移312。该第二IC链路帧具有9的偏移。该第三IC链路帧具有8的偏移，依此类推。

应理解，在图5所提供的示例中，位的数量(N)仅仅是许多可能示例中的一个示例。该数(N)可以是任何数，因为偏移取决于N相对于编码方案的基数的模数(例如，N mod 10)。

图6是数字信号处理器帧602和具有1792位的位长度的数字信号处理器帧的IC链路帧217的时序图600。数字信号处理器帧602包括第一、第二以及第五帧604、606以及608。该IC链路帧217包括具有零偏移的第一IC链路帧614、具有8位偏移的第二IC链路帧616、以及具有2位偏移的第五IC链路帧618。

图7是包括图2中所描绘的芯片间链路发射机电路248的实施例的电路700的部分框图和部分电路图。该电路700包括通过MCU控制缓冲器702耦合到控制单元(MCU)254、以及通过DSP数据缓冲器704和706耦合到DSP 244的IC链路发射机电路248。此外，该IC链路发射机电路248连接到DSP帧计数器250。该DSP帧计数器250是生成DSP帧信号的可编程计数器，该DSP帧信号使IC链路发射机电路248的起始时间与其它DSP块同步。

该电路700还包括合成器252，其连接到重新计时电路708。该重新计时电路708连接到IC链路发射机电路248以接收串行输出数据流，且连接到低电压差分信号(LVDS)驱动器电路710以将IC链路帧217经由IC通信链路216传输到第一调谐器电路202。

该IC链路发射机电路248包括控制电路714，其为控制IC链路发射机电路248的操作的时序控制电路。该控制电路714连接到DSP帧计数器250以接收帧计数信息。该控制电路714还连接到MCU控制缓冲器702且连接到数据缓冲器704和706以控制从缓冲器到第一多路复用器712的信息的传输。该控制电路714还连接到第一多路复用器712的选择输入以控制多路复用器选择。

该控制电路714连接到同步化模式插入电路720，其在每个DSP帧的开头处插入同步化模式。在一个实施例中，该同步化模式为K27同步化模式。

该控制电路714控制第一多路复用器712以选择要在IC链路帧217的当前字段中发送的适当的数据。对于DSP数据的情况而言，来自第二调谐器电路210的数据字由IC链路发射机电路248分解成字节。DSP字可以是2字节宽或3字节宽。

第一多路复用器712的输出被提供至由控制电路714控制的数据加扰器716。该数据加扰器716对要传输的数据字节用15位多项式执行数据加扰：x^15+x^14+1。纳入数据加扰器716以将通过IC通信链路216来传输的信号的频谱密度白噪声化，从而减少可与在RF前端电路240处的接收相干涉的所辐射的频谱能量。该数据加扰器716向由控制电路714控制的第二多路复用器718提供经加扰的输出。

该第二多路复用器718接收来自数据加扰器716的经加扰的输出和来自同步化模式插入电路720的同步化模式。该控制电路714控制第二多路复用器718以向8位至10位(8位/10位)编码器722提供适当的输出。

该8位/10位编码器722使用8b/10b线性编码将数据字节编码成10位码元，该8b/10b线性编码提供可用于定帧的唯一码元且其包括用于便于数据恢复的充足的数据状态转换以及用于检测多种类型的错误的能力。

该8位/10位编码器722向由控制电路714控制的串化器724提供经编码的数据，以向重新计时电路708提供串行输出。串化器724在每个码元边界载入经编码的10位码元，且按照由IC链路时钟所确定的速率将该数据串行地移位至输出。

该重新计时电路708使用来自合成器252(本机振荡器时钟)的时钟信号，其亦对RF前端电路240内的混频器提供时钟信号。该重新计时电路708对串化的、加扰的数据重新提供时钟信号。可将由该重新计时电路708所使用的时钟频率选择成将输出信号的输出功率频谱中的频谱零点置于合乎要求的频率和其谐波处。该合乎要求的频率可以是调谐器电路202和210被调谐至的IF频率或射频信道。该重新计时电路708向LVDS驱动器710提供重新计时串行信号，该LVDS驱动器710将来自重新计时电路708的单端数字信号转换成用于经由IC通信链路216传输的低电压差分信号。

在操作中，在来自第二调谐器电路210中的传输DSP数据缓冲器704的每个DSP帧读取可编程数量的立体声(同相和正交)DSP数据字，且在3个DSP样本之后将这些DSP数据字写入第一调谐器电路202内的接收DSP数据缓冲器902(图9中描绘)中。此外，在来自第二调谐器电路210中的传输DSP数据缓冲器706的每个DSP帧读取可编程数量的立体声DSP数据字，且在3个DSP样本之后将这些DSP数据字写入第一调谐器电路202内的接收DSP数据缓冲器906(图9中描绘)中。在一个示例中，DSP数据字“在3个DSP样本后写入”指示接收DSP数据缓冲器906中的与传输DSP数据缓冲器706中的数据字的位置相对的位置。在MCU 254将控制分组写入MCU控制缓冲器702之后，该MCU 254通过设置控制电路714内的IC TX控制寄存器的控制位来启用分组的传输。

图8是示出图7的芯片间链路发射机电路的操作的代表性示例的状态图800。在状态图800中，从DSP帧计数器250接收DSP帧的起始之前、在重置之后、或者在已发送所有数据和控制字节之后，该状态机处于空闲状态816。在该状态中，0x00字节被加扰、8b10b被编码以及被载入串化器724中。

当检测到DSP帧的开头之后，状态机转换成起始状态802。在该状态中，指示IC链路帧217的起始的K28.5码元被载入串化器724。然后，该状态机转换成下一偏移状态804。在该偏移状态804中，该DSP计数器偏移312被加扰然后被载入串化器724。然后，该状态机转换成下一流1状态806。

当状态机转换成流1状态806时，用将置于第一数据字段或信道304内来发送的数据字节的数量来加载数据字节计数器，且在各字节被加扰、被8b10b编码且被载入串化器724后倒计数。在流1状态806中，来自IF信号的经数字化版本的数据被置于IC帧217的数据字段304内。当字节计数器达到零时，该状态机转换成流2状态808。

当状态机转换至流2状态808时，用将使用第二数据字段或信道306来发送的数据字节的数量来加载数据字节计数器，且在各字节被发送后倒计数。在该状态中，IC链路发射机248用诸如与IF信号的经数字化版本相关联的信号质量度量的适当的数据来加载第二数据字段306。当字节计数器达到零时，如果启用控制字段或信道308，则该状态机转换至分组的起始(SOP)状态810。否则，该状态机转换成空闲状态816。

在分组的起始状态810中，将K.28.2码元载入串化器724，且该状态机总是转换至控制状态812。当状态机转换至控制状态812，用将经由控制信道308来发送的其余控制字节的数量来加载控制字节计数器。在该状态中，第二调谐器电路210的控制电路254向MCU控制缓冲器702提供控制数据，其中控制数据可被多路复用至IC链路帧217的控制字段308中。在一个示例中，可经由多个IC链路帧217发送控制数据。

当控制字节计数器为零时，该状态机转换至分组的结束状态814。在分组的结束状态814中，将K.27.7码元被载入串化器724。该状态机然后转换至空闲状态816。该状态机继续将DSP帧处理为IC链路帧217。

图9是包括芯片间链路接收机电路226的电路900的实施例的部分框图和部分电路图。该芯片间接收机电路226通过数据缓冲器902和904连接到DSP 224，且通过MCU控制缓冲器906连接到控制电路(MCU)234。此外，芯片间接收机电路226通过LVDS接收机电路908连接到IC通信链路216。

该LVDS接收机电路908接收IC通信链路216上的低电压差分信号(LVDS)，且将其放大并转换成单端数字信号。该LVDS接收机电路908向数据恢复电路910提供单端数字信号，该数据恢复电路910基于平均而言所接收数据的比特率等于取样时钟频率的假设从LVDS输入中恢复数据。

该数据恢复电路910被配置成以下面两个模式中的一个来操作：低抖动跟踪模式和高抖动非跟踪模式。在低抖动跟踪模式中，使用高速时钟以生成单端数字信号的延迟版本。该数据恢复电路910利用时钟信号的上升沿和下降沿两者对该延迟版本以及单端数字信号提供时钟信号以产生单端数字信号的内容的4个样本。该数据恢复电路910使用这4个样本来检测数据转换相对于时钟信号的上升沿和下降沿的位置。该数据恢复电路910使用数据转换信息以选择离时钟沿最远的特定样本。如果第二调谐器电路210的合成器252和第一调谐器电路202的合成器232之间的相位误差积累至经取样的数据变得太靠近时钟转变的点时，则数据恢复电路910自动地选择离时钟转变较远的另一取样数据而不造成数据错误。

在高抖动非跟踪模式中，数据恢复电路910使用高速时钟信号的两个沿以通过分接延迟线路来延迟输入，并检测IC链路时钟(例如，来自合成器232的时钟信号)的上升沿和下降沿。当检测到IC链路时钟的上升沿或下降沿时，该数据恢复电路910将分接头置于IC链路帧217中的相对于时钟转变发生数据转换的位置。在一对帧之后，数据恢复电路910标识不呈现数据转换的分接头，并选择离任何数据转换最远的分接头作为恢复的数据位。

该数据恢复电路910耦合到起始模式检测电路918，其扫描所恢复的数据以检测唯一K28.5起始码元310或者起始码元的倒相版本的出现。一旦检测到，该起始模式检测电路918向控制电路920发送同步化信号以同步化在每个10位码元的结束处生成信号的位计数器。此外，控制电路920用各个接收的帧来更新DSP帧计数器924。

该控制电路920检测并验证帧同步化并控制解串器912、10位/8位解码器914、以及数据解扰器916以向多路分用器926提供所恢复数据流的解串的、解码的、以及解扰的版本，多路分用器926由控制电路920控制成有选择地向适当的缓冲器提供多路分用数据以便后续处理。

图10是示出图9的芯片间链路接收机电路的操作的代表性示例的状态图1000。在该实施例中，该状态机仅在10位码元的接收的结束处发生转换。

在重置之后或者当同步化缺失时，状态机转换成同步化搜索状态1002。如果在预期检测到帧起始码元处未检测到帧起始码元，则会检测到同步化的缺失。当从IC链路帧217的同步化字段302检测到帧起始码元(例如，K28.5)时，该状态机转换至同步化起始状态1004。

当检测到携带DSP帧偏移的下一10位码元之后，状态机转换至偏移状态1006。一旦在重置或帧同步缺失之后接收第一起始码元时，状态机转换至同步化验证状态1008。如果该状态机未被同步化，则该状态机返回至同步化搜索状态1002。否则，该状态机返回至同步化起始状态1004。

一旦接收下一起始码元以及来自下一IC链路帧217的同步化字段302的10位偏移码元时，该状态机转换至偏移状态1006且来自IC链路帧217的DSP偏移数据312被用来对数据进行对齐。然后状态机转换至流1状态1010，其中用将经由数据样本字段或者信道304接收的数据字节的数量来加载该数据字节计数器，且在各字节被接收、解扰、8b10b解码、然后被载入适当的缓冲器之后倒计数。在该状态中，该IC链路接收机电路226将IC链路帧217的第一数据字段304解包。当字节计数器达到零，该状态机转换至流2状态1012。

当状态机转换至流2状态1012时，用要经由状态样本字段或信道306来接收的数据字节的数量加载数据字节计数器，且在各字节被接收之后倒计数。在该状态中，该IC链路接收机电路226将IC链路帧217的第二数据字段306解包。当字节计数器达到零时，在检测到分组起始码元(例如，K28.2码元)时该状态机转换至分组起始(SOP)状态1016，且在下一码元的结束处转换至控制状态1018。否则，该状态机转换至空闲状态1014。

当状态机转换至控制状态1018时，状态机接收控制字节且将其写入控制缓冲器906(图9中描绘)，直到检测到分组结束(EOP)码元。控制字节可由第一调谐器电路202的控制电路234用来控制DSP 224的操作。一旦检测到EOP码元，该状态机转换至EOP状态1020，且然后转换至空闲状态1014。

通常，IC链路通信过程涉及IC链路发射机电路248以及IC链路接收机电路226，它们与基准时钟218的时钟信号同步。IC链路帧217从第二调谐器电路210通过IC通信链路216发送到第一调谐器电路202，在第一调谐器电路202处被解包、且然后用DSP 224根据从IC链路帧217的控制字段308所取回的控制数据来处理。

图11是从第二调谐器电路通过芯片间通信链路向第一调谐器电路传输芯片间链路帧的方法的实施例的流程图。在1102，将帧起始码元插入到IC链路帧的帧同步化部分中。帧起始码元可以是由起始模式插入电路720通过多路复用器718基于来自控制电路714的指令来插入的10位起始模式。

继续前进至1104，确定DSP偏移。在一个实施例中，基于DSP帧的大小和IC链路帧的大小之间的差异而确定DSP偏移。该差异用于计算DSP偏移。进行至1106，将该DSP帧偏移插入到IC链路帧的帧起始码元之后的帧同步化部分内。

前进至1108，将DSP帧数据插入到IC链路帧的第一数据字段中。在一个示例中，该第一数据字段是数据信道。该DSP帧数据是由调谐器电路的DSP基于中间频率信号的经数字化版本而处理的数据，其中该中间频率信号从由天线接收的RF信号所导出。该DSP帧数据可包括同相和正交分量两者以及信号质量度量。

移动至1110，该信号质量度量被插入到IC链路帧的第二数据字段中。该第二数据字段可以是与第一数据字段或控制字段相比具有不同比特率的第二数据信道。

前进至1112，控制数据插入到IC链路帧的控制字段中，其中该控制数据被配置成控制第一调谐器电路的操作。在一个示例中，该控制数据可包括要由第一调谐器电路的MCU来执行的命令。

前进至1114，该IC链路帧通过IC通信链路与第一调谐器电路通信。在一个实施例中，向LDVS驱动器电路提供IC链路帧以便经由IC通信链路传输。

在一个示例中，起始码元和DSP偏移可由IC链路接收机电路检测，且可由对应的DSP用来在执行天线分集操作之前同步化DSP帧。在相位分集模式中，可处理同步化的DSP帧以组合信号以产生具有增强的信号强度和增强的信噪比的所得输出信号。

图12是提供芯片间链路帧的方法的实施例的流程图。在1202，在调谐器电路的数字信号处理器处生成与射频信号相关的数字数据流和相关联质量度量。前进至1204，利用芯片间发射机电路将数据起始码元模式插入到芯片间链路帧的起始字段中。在一个示例中，IC链路发射机电路将起始模式多路复用至IC链路帧的同步化部分中。

继续前进至1206，利用芯片间发射机电路将数字数据流的一部分插入到芯片间链路帧的第一数据字段中。该部分可包括一个或多个DSP帧或者DSP帧的一部分。移动至1208，利用芯片间发射机电路将相关联信号质量度量的至少一部分插入到芯片间链路帧的第二数据字段中。在一个示例中，可将一个或多个DSP帧或者一部分DSP帧的相关联质量度量插入到第二数据字段中。在其中第一调谐器电路为备用频率扫描模式的替代性实施例中，该芯片间发射机电路可将经解调的音频数据插入至IC链路帧的第二数据字段中。移动至1210，该IC链路帧通过IC通信链路传输到第一调谐器电路。

结合本文中所公开的电路和方法公开了用于在调谐器电路之间经由使用具有多信道或字段的IC链路帧的IC通信链路来进行DSP帧数据的通信的IC发射机电路。各IC链路帧的帧同步化部分包括起始码元和DSP偏移，其可被接收机电路用来使来自第二调谐器电路的DSP帧数据与第一调谐器电路内的DSP帧数据同步，以使第一调谐器电路的DSP可在同步化的DSP帧上执行天线分集操作。此外，各IC链路帧包括与射频信号相关的经编码的数据、相关联的指令度量以及控制数据。该IC发射机电路被配置成将IC链路帧通过IC通信链路传送至第一调谐器电路。

虽然已参考各优选实施例对本发明进行描述，但是本领域的技术人员将认识到可作形式或细节上的改变而不背离本发明的精神和范围。