可编程门阵列、互连交换机和用于此阵列的逻辑单元

摘要

用于可编程门阵列的互连交换机(2)，具有：将多个输入群集在一起的输入端口(I，I’)、以及将多个输出群集在一起的输出端口(O，O’)，输入和输出连接至链接树结构，该链接树结构从输入向下延伸至输出并且包括路由元件(4，5，6)，这些路由元件在若干层上组织以便于通过单通路将所有输入端口的每个输入连接至每个输出端口的至少一个输出。互连交换机、逻辑单元和包括两者的可编程门阵列被排列成便于建立网络两点之间的单通路。

说明书

本发明涉及可编程门阵列、互连交换机和用于该阵列的逻辑单元，可编程门阵列诸如缩写为FPGA(根据英文的“现场可编程门阵列”缩写而来，即现场或原位可编程门的网络)的已知可编程门阵列。

发明背景

可编程门阵列是可由包括此类电路的设备的制造商或用户编程以便于使该电路适应其预期应用的集成电路。因此这种可编程门阵列可替代专门为特定应用设计的若干集成电路(或ASIC，根据英文的“专用集成电路”缩写而来)。

可编程(或可配置)门阵列包括可编程逻辑块和具有由可编程互连交换机形成的节点的互连矩阵结构。这些逻辑块通过置于每对相邻互连交换机之间的连接单元连接至互连矩阵结构。这种类型的架构使得在该阵列的两点之间创建大量的信息循环通路成为可能，其中这些通路通过算法来确定。由此，难以估计将信息从一点传输至另一点所需的时间。此外，这些电路具有较大表面积，并且能耗高。因此，当电源为电池时此类电路鲜少使用或者根本不使用。

发明目的

本发明的一个目的涉及获取一种更为紧凑、同时灵活的可编程门阵列的手段，该可编程门阵列尤其对于路由时间相对高效。

发明内容

为此，本发明的客体是用于可编程门阵列的互连交换机，包括将多个输入群集在一起的输入端口、以及将多个输出群集在一起的输出端口。输出端口包括通向相邻互连交换机的输出端口、以及通向相邻逻辑单元的输出端口，而输入端口包括来自相邻互连交换机的输入端口、以及来自相邻逻辑单元的输入端口。输入和输出连接至链接树结构，该链接树结构从输入向下延伸至输出并且包括路由元件，这些路由元件在若干层上组织以便于：

-将来自相邻互连交换机的输入端口的输入连接至通向相邻逻辑单元的输出端口的单个输出，

-将来自相邻互连交换机的输入端口的输入连接至通向相邻互连交换机的输出端口的单个输出。

由此，互连交换机允许大量的连接选择，因此显示出高水平的灵活性。树结构以及单路由通路的存在使得路由和路由时间有可能具有良好的可预测性。

优选地，在本发明的互连交换机中，路由元件包括：第一路由元件，其排列在来自相邻互连交换机的输入端口和通向相邻互连交换机的输出端口之间；

第二路由元件，其一方面排列在来自逻辑单元的输入端口之间，另一方面排列在第一路由元件和第三路由元件之间，其中第三路由元件一方面排列在第一路由元件和第二路由元件之间，另一方面排列在通向逻辑单元的输出端口之间。

在一具体实施例中：

-第一路由元件具有：输入，各自连接至来自相邻互连交换机的每个输入端口的输入；至少一个输入，连接至第二路由元件之一的一个输出；输出，各自连接至通向相邻互连交换机的每个输出端口的一个输出；以及输出，各自连接至第三路由元件之一的一个输入；

-第二路由元件具有：输入，各自连接至来自逻辑单元的每个输入端口的输入之一；以及输出，各自连接至第一路由元件的一部分的对应输入和第三路由元件的一部分的输入之一；

-第三路由元件具有：输入，连接至第一和第二路由元件的输出；以及输出，各自连接至通向逻辑单元的每个输出端口的输出之一。

本发明的客体类似地是可编程门阵列的逻辑单元，包括：逻辑块，其连接至将多个输入群集在一起的四个输入端口和将多个输出群集在一起的四个输出端口，其中这些输入、输出和逻辑块被连接至从输入端口向下延伸至逻辑块且从逻辑块向上延伸至输出端口的链接树结构；在若干层上组织的传入路由元件和传出路由元件，其中传入路由元件通过单通路将所有输入端口的每个输入连接至每个逻辑块的单个输入，而传出路由元件通过单通路将每个逻辑块的每个输出连接至每个输出端口的单个输出和同一组的传入路由元件。

因此优选地，每个逻辑单元拥有L个分级层，每个分级层包括至少将以下群集在一起的至少一个组G_n：

-R_n个输入和S_n个输出，

-属于分级层n-1的Q_n个组G_n-1，各自具有R_n-1个输入和S_n-1个输出，

-R_n-1个传入路由元件，各自连接至全部Q_n个组G_n-1，

-S_n-1个传出路由元件，连接至全部Q_n个组G_n-1，并连接至该组的传入路由元件集合，

其中最低层的每个组对应于逻辑块。

此外，本发明涉及可编程门阵列，包括：通过通信网格互连的可重新配置的互连交换机与可重新配置的逻辑单元，以使：

-每个互连交换机直接连接至四个相邻的互连交换机，

-每个逻辑单元拥有八个相邻逻辑单元，且通过互连交换机连接至后者的每一个。

-限定在阵列的两点之间的至少一条单通路。

在本说明书中，当两个元件之间有可能导电时两个元件彼此“连接”，且该导电取决于它是否用于最终编程配置中而能够被激活或停用。因此，该逻辑单元可被编程为通过仅使用相邻交换机之一来直接与相邻逻辑单元通信。以此方式，网络两点之间的通路的长度可减小。这又允许逻辑单元和互连交换机的密度增大。

有利地，网络包括以上类型的互连交换机和/或逻辑单元。

此结构将互连交换机之外的网络架构和互连交换机以内的树结构与得益于两种架构的优点的逻辑单元相组合。

在阅读以下对本发明的非限制特定实施例的描述时，本发明的其它特征和优点将显而易见。

附图简述

将参考附图，在附图中：

-图1是根据本发明的阵列的部分示意图，

-图2是图1中区域II的放大示意图，

-图3是此阵列的可配置逻辑单元的具体示意图，

-图4是此阵列的互连交换机的具体示意图。

本发明的详细描述

在继续本说明书时，通过以下术语表示：

-互连交换机，即置于若干信道的交叉点处的路由元件，其可编程以将从一些信道导出的信号导向其它信道中的一个或若干个信道；此类路由机构可包括如下文中所定义的若干路由元件；

-路由元件，即例如“全交叉开关”类型的可编程路由元件，其安排在互连交换机或逻辑单元内以便于在该互连交换机或逻辑单元内引导和传输信号；

-逻辑单元，即通过路由元件连接的单个逻辑块或多个逻辑块、处理器、或能够编程以便于执行一个或若干个逻辑运算的任何其它元件；

-逻辑块，即可编程或不可编程以便于执行逻辑运算的元件。

参照附图，根据本发明和本文中所述的可编程门阵列(一般由1标示)属于FPGA类型，且包括通过通信网络互连的可重新配置(术语“可重新配置”在本文中用来表示可编程)互连交换机2(通常由术语“交换机箱”表示)和可重新配置逻辑单元3，以使：

-每个互连交换机2直接连接至四个相邻的互连交换机2，

-每个逻辑单元3拥有八个相邻逻辑单元3，且通过互连交换机2连接至后者的每一个。位于阵列周边的互连交换机2被连接至用于与阵列外部通信的元件。

每个互连交换机2包括来自互连交换机的输入端口I、通往互连交换机的输出端口O、来自逻辑单元的输入端口I′、以及通向逻辑单元的输出端口O’。在该情形中，每个互连交换机2因此包括8个面或者甚至8个接口，从而允许其与四个相邻互连交换机2以及与四个相邻逻辑单元3的直接连接。

来自互连交换机的每个输入端口I拥有M个输入；通向互连交换机的每个输出端口O拥有M个输出；来自逻辑单元的每个输入端口I’拥有N个输入；通向逻辑单元的每个输出端口O’拥有P个输出。

每个互连交换机2包括：分别连接至四个相邻互连交换机2的四个输入端口I1、I2、I3和I4，以及分别连接至四个相邻互连交换机2的四个输出端口O1、O2、O3和O4。这些I和O端口可分别包括若干输入和输出，其在所讨论情形中为32个(未全部在附图中示出以便于避免使该附图超负荷)，并且排列在互连交换机2(在此示为八边形)的相对两侧上。

每个互连交换机2还包括连接至其周围的四个逻辑单元的输入端口I’1、I’2、I’3、I’4和输出端口O’1、O’2、O’3、O’4。这些O’和I’端口可分别包括若干输入和输出，其在所讨论情形中为4个和16个，并且排列在互连交换机2的相对两侧上。

每个互连交换机2包括第一路由元件4(数量为M)、第二路由元件5(数量为N)、以及第三路由元件6(数量为P)。

每个输入端口I通过可编程路由元件4连接至所有的输出端口O。路由元件4共有32个、成对分布，各自拥有分别连接至端口I的输入之一的四个输入以及分别连接至端口O的输出之一的四个输出。

每个输入端口I′通过可编程路由元件5连接至所有的输出端口O′，该可编程路由元件5连接至可编程路由元件6。路由元件5在此情形中数量为四个，且拥有四个输入和四个输出。路由元件6在此情形中数量为十六个、分成四组，且拥有三个输入和四个输出。每个路由元件5的四个输入分别连接至输入端口I’的输入之一，而每个路由元件5的四个输出一方面分别连接至成对路由元件4各自的一个输入，另一方面则连接至相关联群组的路由元件6各自的三个输入之一。路由元件6的两个其它输入连接至两个路由元件4的输出，而路由元件6的各自的输出分别连接至每个输出端口O’的输入之一。每个输入端口I’通过路由元件4和5连接至所有的输出端口O。

每个输入端口I因此也通过路由元件4和6连接至所有的输出端口O’。图2中出现的附图标记400、500和600分别标示路由元件4、5和6。可以理解：

-互连交换机2经由路由元件4彼此通信，且通过路由元件4和6与相邻逻辑单元3通信；

-逻辑单元3经由相邻互连交换机的路由元件5和路由元件6与相邻逻辑单元通信(逻辑单元的相邻互连交换机各自允许该逻辑单元连接至该互连交换机所连接的三个其它逻辑单元，而不通过另一互连交换机)。

由此定义的链接树结构从输入向下延伸至输出，其中路由元件4、5、6在若干层上组织以便于：

-通过两个路由元件5、6将来自相邻逻辑单元I’的输入端口的输入连接至通向相邻逻辑单元O’的输出端口的k1个输出，其中k1是所述输出端口的输出的数量与所述输入端口的输入的数量之比，

-通过两个路由元件4、5将来自相邻逻辑单元I’的输入端口的输入连接至通向相邻互连交换机O的输出端口的k2个输出，其中k2是来自相邻互连交换机的输入端口的输入的数量与来自相邻逻辑单元的所述输入端口的输入的数量之比。

每个逻辑单元3包括可编程以便于执行基本逻辑功能的逻辑块7。每个逻辑单元3具有拥有因群组复制产生的若干分级层的分层结构。在此情形中表示为第一层的最低层的群组G₁包括R₁个输入和S₁个输出，且具有至少：

-Q₁个逻辑块7，各自具有i个输入和j个输出，

-第一层路由集合或组件。

该第一层路由集合包括：

-i个传入路由元件8，其各自连接至其第一层群组的所有逻辑块，且各自包括该群组的y1个外部输入，

-j个传出路由元件9，其各自连接至其第一层群组的所有逻辑块7，且各自包括该群组的所有传入路由元件8。

第二层群组G₂包括x个第一层群组和一第二层路由集合。第二层路由集合实际上由与第一层路由集合相同的类型的y1个路由子集构成，且包括相同数量的传入和传出路由元件(编号为10和11的第二层路由集合的传入和传出路由元件)。

因此，第二分级层的路由集合包括：

-R₁个传入路由元件10，各自连接至每个第一层群组的第一层传入路由元件8之一，且连接至输入端口之一，

-S₁个传出路由元件11，各自连接至每个第一层群组G₁的第一层传出路由元件9之一，连接至第二层传入路由元件10的一部分，且连接至输出端口之一。

因此，可看到分级层n+1的群组G_n+1包括分级层n的群组G_n和层n+1的路由集合，该层n+1的路由集合连接至层n的路由集合并且包括与层n的路由集合相同类型的y_n个路由子集。

在此情形中逻辑块7的数量为16，分组成四个逻辑块7为一组的四个第一层群组(或群集)，每个逻辑块具有六个输入和两个输出。每个第一层群组包括：

-六个第一层传入路由元件8，其具有各自连接至其第一层群组的所有逻辑块7的一个输入的四个输出，

-两个第一层传出路由元件9，其具有四个输入和三个输出，每个输入连接至其第一层群组的逻辑块7各自的输出，且每个输出连接至该群组的所有第一层传入路由元件8的一个输入。

第二层群组包括四个第一层群组和第二层路由集合，该第二层路由集合包括与第一层路由集合相同的三个路由子集，每个路由子集包括：

-六个第二层传入路由元件10，各自具有四个输出和两个外部输入，每个输出连接至每个第一层群组的第一层传入路由元件8之一的一个输入，每个外部输入连接至与所讨论逻辑单元3相邻的互连交换机2的输出端口O′，

-两个第二层传出路由元件11，其具有四个输入和三个输出，每个输入连接至每个第一层群组的第一层传出路由元件9之一的输出，每个输出一方面连接至所讨论路由集合的第二层传入路由元件10各自的一个输入，另一方面连接至相邻互连交换机2的输入端口I’。

图3因此示出包括四个第一层群组的第二层群组。

互连交换机2和逻辑单元3因此具有树结构，根据该树结构，阵列的两个点可经由单通道通过在树结构中向上延伸或向下延伸来连接。这允许对路由时间的良好预测性。

构成可编程逻辑阵列的集成电路的制造方法不是本发明的主题。逻辑块7，路由单元4、5、6，路由元件8、9、10、11，以及互连交换机2也同样如此，它们是固有已知的，因此在本文中不作描述。

当然，本发明不限于所述实施例，而是包含落入由权利要求限定的本发明范围内的所有变体。

所描述的逻辑单元包括多个第一层(或低层)群组或一个第二层(或高层)群组。在逻辑单元中具有两个以上层且具有例如低层群组与高层群组之间的中间层群组是有可能的。

在逻辑单元中具有网格架构将是有可能的。

端口、路由单元和逻辑块中输入和输出的数量以及类似的其成对或分组的分布可作修改。因此，逻辑元件的数量n(在所述实施例中总计为16)可不同，且可例如等于8、12、或32等。

在效率较低版本中，根据本发明的阵列基于具有与上述结构不同的结构的互连交换机和/或逻辑单元构建。

该架构可针对机载(或“嵌入”)或专用电路(或“独立”)FPGA应用实现。

可制造根据本发明的互连交换机，其包括：

-多个输入端口I，其数量等于输出端口O的数量和输入端口I’数量的数倍，

-多个输出端口O’，其数量是输入端口I数量的数倍。