提高逐次逼近ADC输出信噪比的转换和校准算法及ADC

摘要

一种提高逐次逼近ADC输出信噪比的转换和校准算法及ADC，可以在不改变SAR ADC中比较器等效输入噪声的前提下，通过校准算法及ADC可以有效的改善ADC的整体输出信噪比。本技术方案中，在传统二进制权重DAC电容阵列的最后一个接固定电位的LSB单元电容Cc作为附加周期的DAC电容；在原有SAR ADC比较周期完成之后再增加一次比较操作，并根据此次比较结果对原ADC量化结果输出进行校准，在统计意义上改善ADC的整体输出信噪比。

说明书

技术领域

本发明主要应用于各类使用逐次逼近式原理完成转换过程的模数转换器中对转换器的输出结果进行修正，达到提高转换器整体输出信噪比的效果，属于模数转换器校准算法的技术领域。

背景技术

随着科技的飞速发展，现在数字信号的处理技术越来越成熟，我们现在可以使用强大、灵活而可靠的数字信号处理(DSP)器来完成对各类信息的处理操作。但是真实世界中的信号都是模拟量，在通过数字形式对模拟信号进行处理之前，我们首先需要把模拟信号变换为数字信号。因而模数转换器(ADC)就成为数模混合系统的重要组成部分。

逐次逼近式模数转换器(SAR ADC)是中等采样率，中等至高分辨率应用的常见结构。通过采用二分搜索算法不断缩小模拟输入信号可能的范围实现量化。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使SARADC获得了很广的应用范围，例如便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

对于SAR结构，比较器是一个关键部件。比较器的精度必须与整个ADC一样高。对于高精度的应用场合，比较器的输入噪声成为一个不可忽略的性能制约因素，导致ADC整体输出信噪比的下降。而设计具有较低输入噪声的比较器需要以消耗更多的版图面积和功耗为代价。因此，在不改变已有比较器输入噪声的前提下，通过简便的方法提高ADC整体输出信噪比具有实际应用价值。

发明内容

技术问题：本发明旨在给出一种能够在原有的逐次逼近式模数转换器的转换过程基础上通过少量的修改，在不改变已有比较器输入噪声的前提下，通过一定的校准算法额外的提高模数转换器整体的输出信噪比。

技术方案：发明针对逐次逼近式模数转换器的转换过程，提出一种改进的DAC电容阵列结构以及对应的控制逻辑和校准算法。在传统二进制权重DAC电容阵列的最后一个接固定电位的LSB单元电容C_c作为附加周期的DAC电容；同时，在原有SAR ADC比较周期完成之后再增加一次比较操作，并根据此次比较结果对原ADC量化结果输出进行校准，在统计意义上改善ADC的整体输出信噪比。

SAR ADC的工作原理是将外界输入电压信号不断的与内部的DAC产生的电压信号进行比较得到输出，内部DAC是SAR ADC的一个模块，本技术方案中提到的电容阵列均为内部DAC的组成部分。

本改进的ADC和传统的逐次逼近模数转换器相比，多了一个附加的校准周期，传统的逐次逼近ADC的工作原理以及电容阵列的连接方式和本文中所讲的校准周期之前的步骤一样，最低位比较完成即直接输出转换数字量。

有益效果：与现有技术相比，本发明的优点在于：

1、本发明所提出的校准算法所需要的电路无需在原有的二进制电容阵列基础上增加额外的DAC电容，只需要将原有电容阵列的最后一个接固定电位的LSB单元电容作为附加比较周期的DAC电容，具有硬件电路改动规模小的特点。

2、本发明所提出的校准算法通过逐次逼近式模数转换器原有的转换过程之后增加一次比较操作，并根据此次比较结果对原有量化结果输出进行修正。比较器增加一次比较操作所多消耗的功耗代价要优于传统结构通过重新设计具有更低噪声的比较器以达到相同的整体输出信噪比提升的功耗代价。

3、本发明所提出的校准算法根据原有转换过程的最后一次比较结果输出和附加的比较结果输出完成校准操作，所使用的校准算法具有方法简单，硬件实现代价小的优点。

附图说明

图1为本发明的带校准的n位逐次逼近型模数转换器框图；

图2为本发明的逐次逼近型模数转换器校准算法流程图；

图3为本发明的带校准算法的5位SAR ADC转换及校准时序图；

图4为本发明的校准算法对n位逐次逼近型模数转换器的信号噪声失真比的改善仿真曲线图；

具体实施方式

以下将结合附图和具体实例对本发明进行详细说明。实例以二进制权重电容式结构作为DAC的实现形式。但是对于以电阻式或者阻容混合式等其他方式实现的二进制权重形式的SAR ADC内部DAC，同样可以实现本校准算法。

如附图1所示，为带有校准模块的n位逐次逼近型模数转换器(SAR ADC)。校准模块与电容C_c及其开关电路共同实现ADC的校准。

以SAR ADC简化比较转换过程说明该ADC的转换及校准过程：

采样周期：

所有DAC电容的上极板接Vcm，上极板与比较器正输入端相连的DAC电容的下极板接差分输入信号正端Vip；上极板与比较器负输入端相连的DAC电容的下极板接差分输入信号负端Vin。

AD转换开始：

首先，所有DAC电容的下极板断开与Vcm的连接。

将SAR逻辑控制中寄存器最高位B₁置1，剩余低位B₂-B_n置0，附加位B_c置0；同时该数字量控制DAC中上极板与比较器正输入端相连的最高位电容2^n-1C下极板接Vref，上极板与比较器正输入端相连的其余DAC电容以及上极板与比较器正输入端相连的附加DAC电容的下极板均接地；上极板与比较器负输入端相连的最高位电容2^n-1C下极板接地，上极板与比较器负输入端相连的其余DAC电容以及上极板与比较器负输入端相连的附加DAC电容的下极板均接Vref(即当寄存器的某一位B_n为1时，上极板与比较器正输入端相连的对应DAC电容下极板接Vref，上极板与比较器负输入端相连的对应DAC电容下极板接地；当寄存器的某一位B_n为0时，上极板与比较器正输入端相连的对应DAC电容下极板接地，上极板与比较器负输入端相连的对应DAC电容下极板Vref)。经DAC转换，将差分输入信号V_id＝V_in-V_in传递给比较器输入电压V_x(V_x指图1中比较器输入差分电压)进行比较。若V_x＞0，说明输入信号V_id＞0，将SAR逻辑控制中寄存器最高位B₁的1变为0，同时将次高位B₂置1，V_x下降Vref/2后进行第二次比较；若V_x＜0，说明数字量还不够大，保留最高位B₁的1，且还须将下一位B₂置1，V_x上升Vref/2后进行第二次比较。这样逐次比较下去，每一次DAC对V_x升高或降低的幅度均为前一次的1/2，一直到最低位B_n为止。逐次逼近寄存器的逻辑状态就是待转换的模拟输入电压V_id的数字量，从高位到低位依次为B₁ B₂ B₃……B_n，将该数字量写入校准模块中的寄存器中。

随后进入校准周期，校准算法流图如附图2所示，首先判断B_n位的值：

1)若B_n＝1，SAR逻辑控制中寄存器最低位B_n保持不变，但同时通过逻辑控制电路将该位对应的电容按照Bn为0的方式连接，其余位保持不变，经过DAC转换将V_x电位降低了1LSB(最小可分辨信号)所对应的电压，将V_x送入比较器比较，若V_x＞0，则将附加位B_c置为1，否则B_c置为0；

2)若B_n＝0，则保持B₁ B₂ B₃……B_n的值不变，同时将B_c对应的位置为1(未采用该校准算法的SAR ADC该位恒置为0)，经过DAC转换将V_x电位提高了1LSB所对应的电压，将V_x送入比较器比较，若V_x＞0，则将标志位B_c置为1，否则B_c置为0。

校准算法根据B_n和B_c的值判断是否需要校准，若B_n和B_c同为1，则将原量化结果B₁ B₂ B₃……B_n加1作为该次量化的校准后输出；若B_n和B_c同为0，则将原量化结果B₁ B₂ B₃……B_n减1(减1或加1，在不同的电路结构中或比较方式中可能不同)作为该次量化的校准后输出；若B_n和B_c不同，则对原量化结果不做修改，直接输出B₁ B₂ B₃……B_n作为该次量化的校准后输出。

为了更清晰说明该校准过程，以带校准电路的5位SAR ADC转换及校准时序图(附图3)为例说明。从数学上讲，将一个0～31的十进制的数V_in转换为5位的二进制数，有如下表达式

V_in＝B₁×2⁴+B₂×2³+B₃×2²+B₄×2¹+B₅×2⁰

在确定第1位(最高位)的值时，预先将B₁置为1，其后的位为0，即判断V_X＝V_in-2⁴的值的正负，若为正，则将B₁输出为1，同时将V_X变为V_X-2³；若为负，则B₁输出为0，同时将V_X变为V_X+2³；以此类推，逐位进行判决，可得出二进制数。

实际电路中，由于比较器不可避免的会受到热噪声等非理想因素，比较器输入电压较小时，可能会出现判决错误，附图3中，在Phase2中可能判决错误，用图中的虚线表示。错误结果为10011，而正确结果应当为10100。增加一个比较周期Phase6，以产生校准电路的控制位B_c。B₅和B_c同为1，则将判决出的错误结果10011加上1，得到10100，为所要输出结果。

使用MATLAB进行建模仿真，在比较器、DAC均相同的情况下，得出校准前与校准后的信号噪声失真比(SINAD)随比较器等效噪声均方值的变化曲线，如附图4.图中横坐标的单位为ADC最小量化单位LSB。可以看出，当比较器等效输入噪声较大时，该校准算法对SAR ADC的SINAD有较明显的改善。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记的保护范围内。