一种三值绝热低功耗加法器单元及加法器

摘要

本发明公开了一种三值绝热低功耗加法器单元及加法器，首先用钟控时钟信号控制输入信号采样电路中的各个NMOS管对各输入信号进行采样，然后采样得到的各采样值按照要求实现的加法逻辑关系通过自举操作的NMOS管构建相应的四个求和电路模块和交叉存贮型结构的进位输出电路，功率时钟Φ

说明书

技术领域

本发明涉及一种加法器，尤其是涉及一种三值绝热低功耗加法器单元及加法器。

背景技术

加法器单元(即全加器)是运算电路的基本单元，是数字电路系统的关键部件之一，优化其设计是获得高性能运算电路的关键。至今已有多种全加器设计方案，如电子学报中公开的《45nm低功耗、高性能Zipper CMOS多米诺全加器设计》(作者：汪金辉、宫娜、耿淑琴等)，其利用了电荷自补偿技术设计Zipper CMOS多米诺全加器，以P型多米诺电路动态结点放电对N型多米诺电路动态结点充电的方式降低功耗；微电子学与计算机中公开的《低功耗非全摆幅互补传输管加法器》(作者：王宗静、齐家月)，其采用了双差分结构设计CPL(Complementary Pass-transistor Logic)全加器，利用内部信号的低摆幅实现高速和低功耗特性等。但这些全加器均是采用直流电源供电方式，能量总是以电能到热能不可逆转的形式转化，虽然可采用降低电源电压和节点电容、减少开关冗余跳变等方法来降低功耗，但其功耗节省的幅度非常有限。

然而在集成电路设计中，面积和功耗是决定电路综合性能的两个重要指标。随着半导体工艺技术的进步，门电路等占用的面积急剧下降，相反有70％以上的硅片面积用于布线，由此限制了集成电路的集成度、提高了生产成本。多值逻辑电路(如多值全加器)由于可以提高单线携带信息的能力和集成电路的信息密度，因此可以减少集成电路系统间的连线，节省相应的芯片面积。但目前的多值逻辑电路大多数是通过采用二值元件来实现的，电路结构相当复杂、功耗巨大。

发明内容

本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，能够有效降低功耗的三值绝热加法器单元及加法器。

本发明解决上述技术问题所采用的技术方案为：一种三值绝热低功耗加法器单元，该加法器单元的输入信号包括加数输入信号、被加数输入信号、低位进位输入信号、互补的加数输入信号、互补的被加数输入信号及互补的低位进位输入信号，该加法器单元包括输入信号采样电路、求和输出电路和进位输出电路，所述的输入信号采样电路的信号输入端输入所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号，所述的输入信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的输入信号采样电路对所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；

所述的求和输出电路主要由四个求和电路模块组成，四个所述的求和电路模块的信号输入端均输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值及所述的互补的被加数输入信号对应的采样值，四个所述的求和电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号，将四个所述的求和电路模块分别记为S₀、S₂和所述的S₀求和电路模块的信号输出端与所述的求和电路模块的反馈信号输入端相连接，所述的求和电路模块的信号输出端与所述的S₀求和电路模块的反馈信号输入端相连接，所述的S₂求和电路模块的信号输出端与所述的求和电路模块的反馈信号输入端相连接，所述的求和电路模块的信号输出端与所述的S₂求和电路模块的反馈信号输入端相连接，所述的S₀求和电路模块的信号输出端与所述的求和输出电路用于输出求和输出信号的信号输出端之间设置有第一NMOS管，所述的第一NMOS管的源极与所述的S₀求和电路模块的信号输出端相连接，所述的第一NMOS管的漏极与所述的求和输出电路用于输出求和输出信号的信号输出端相连接，所述的第一NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的求和电路模块的信号输出端与所述的求和输出电路用于输出互补的求和输出信号的信号输出端之间设置有第二NMOS管，所述的第二NMOS管的源极与所述的求和电路模块的信号输出端相连接，所述的第二NMOS管的漏极与所述的求和输出电路用于输出互补的求和输出信号的信号输出端相连接，所述的第二NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的S₂求和电路模块的信号输出端与所述的求和输出电路用于输出求和输出信号的信号输出端之间设置有第三NMOS管，所述的第三NMOS管的源极与所述的S₂求和电路模块的信号输出端相连接，所述的第三NMOS管的漏极与所述的求和输出电路用于输出求和输出信号的信号输出端相连接，所述的第三NMOS管的栅极接入所述的低位进位输入信号对应的采样值，所述的求和电路模块的信号输出端与所述的求和输出电路用于输出互补的求和输出信号的信号输出端之间设置有第四NMOS管，所述的第四NMOS管的源极与所述的求和电路模块的信号输出端相连接，所述的第四NMOS管的漏极与所述的求和输出电路用于输出互补的求和输出信号的信号输出端相连接，所述的第四NMOS管的栅极接入所述的低位进位输入信号对应的采样值；

所述的进位输出电路的信号输入端输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的加数输入信号对应的采样值、所述的互补的被加数输入信号对应的采样值及所述的互补的低位进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时钟信号，所述的进位输出电路的信号输出端输出进位输出信号和互补的进位输出信号。

所述的求和输出电路中设置有第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五NMOS管的源极分别与所述的S₀求和电路模块和所述的求和电路模块用于接入所述的幅值电平对应逻辑2的功率时钟信号的输入端相连接，所述的第六NMOS管的源极分别与所述的S₂求和电路模块和所述的求和电路模块用于接入所述的幅值电平对应逻辑2的功率时钟信号的输入端相连接，所述的第五NMOS管的漏极和所述的第六NMOS管的漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第七NMOS管的源极分别与所述的求和电路模块和所述的S₀求和电路模块用于接入所述的幅值电平对应逻辑1的功率时钟信号的输入端相连接，所述的第八NMOS管的源极分别与所述的求和电路模块和所述的S₂求和电路模块用于接入所述的幅值电平对应逻辑1的功率时钟信号的输入端相连接，所述的第七NMOS管的漏极和所述的第八NMOS管的漏极均接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第五NMOS管的栅极和所述的第七NMOS管的栅极分别与所述的第一NMOS管的栅极及所述的第二NMOS管的栅极相互连接，所述的第六NMOS管的栅极和所述的第八NMOS管的栅极分别与所述的第三NMOS管的栅极及所述的第四NMOS管的栅极相互连接。

所述的S₀求和电路模块包括第一NMOS管组、第二NMOS管组、第三NMOS管组、第四NMOS管组、第五NMOS管组、第六NMOS管组、第九NMOS管和第一PMOS管，所述的第一NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第三NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第一NMOS管组的第一个NMOS管的漏极、所述的第二NMOS管组的第一个NMOS管的漏极及所述的第三NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第一NMOS管组的最后一个NMOS管的源极、所述的第二NMOS管组的最后一个NMOS管的源极及所述的第三NMOS管组的最后一个NMOS管的源极分别与所述的S0求和电路模块的信号输出端相连接，所述的第一NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第二NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第三NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的互补的被加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第四NMOS管组的第一个NMOS管的漏极、所述的第五NMOS管组的第一个NMOS管的漏极及所述的第六NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四NMOS管组的最后一个NMOS管的源极、所述的第五NMOS管组的最后一个NMOS管的源极及所述的第六NMOS管组的最后一个NMOS管的源极分别与所述的S₀求和电路模块的信号输出端相连接，所述的第四NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第五NMOS管组的四个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第六NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第一PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一PMOS管的源极和所述的第九NMOS管的漏极分别与所述的S₀求和电路模块的信号输出端相连接，所述的第一PMOS管的栅极分别与所述的第九NMOS管的栅极和所述的S₀求和电路模块的反馈信号输入端相连接，所述的第九NMOS管的源极接电源地；

所述的求和电路模块包括第七NMOS管组、第八NMOS管组、第九NMOS管组、第十NMOS管组、第十一NMOS管组、第十二NMOS管组、第十NMOS管和第二PMOS管，所述的第七NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第八NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十一NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十二NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第七NMOS管组的第一个NMOS管的漏极、所述的第八NMOS管组的第一个NMOS管的漏极及所述的第九NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第七NMOS管组的最后一个NMOS管的源极、所述的第八NMOS管组的最后一个NMOS管的源极及所述的第九NMOS管组的最后一个NMOS管的源极分别与所述的求和电路模块的信号输出端相连接，所述的第七NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第八NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第九NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十NMOS管组的第一个NMOS管的漏极、所述的第十一NMOS管组的第一个NMOS管的漏极及所述的第十二NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第十NMOS管组的最后一个NMOS管的源极、所述的第十一NMOS管组的最后一个NMOS管的源极及所述的第十二NMOS管组的最后一个NMOS管的源极分别与所述的求和电路模块的信号输出端相连接，所述的第十NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的互补的被加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第十一NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十二NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第二PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第二PMOS管的源极和所述的第十NMOS管的漏极分别与所述的求和电路模块的信号输出端相连接，所述的第二PMOS管的栅极分别与所述的第十NMOS管的栅极和所述的求和电路模块的反馈信号输入端相连接，所述的第十NMOS管的源极接电源地；

所述的S₂求和电路模块包括第十三NMOS管组、第十四NMOS管组、第十五NMOS管组、第十六NMOS管组、第十七NMOS管组、第十八NMOS管组、第十一NMOS管和第三PMOS管，所述的第十三NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十四NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十五NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十七NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十八NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第十三NMOS管组的第一个NMOS管的漏极、所述的第十四NMOS管组的第一个NMOS管的漏极及所述的第十五NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第十三NMOS管组的最后一个NMOS管的源极、所述的第十四NMOS管组的最后一个NMOS管的源极及所述的第十五NMOS管组的最后一个NMOS管的源极分别与所述的S₂求和电路模块的信号输出端相连接，所述的第十三NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十四NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十五NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第十六NMOS管组的第一个NMOS管的漏极、所述的第十七NMOS管组的第一个NMOS管的漏极及所述的第十八NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第十六NMOS管组的最后一个NMOS管的源极、所述的第十七NMOS管组的最后一个NMOS管的源极及所述的第十八NMOS管组的最后一个NMOS管的源极分别与所述的S₂求和电路模块的信号输出端相连接，所述的第十六NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第十七NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十八NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的互补的被加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第三PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三PMOS管的源极和所述的第十一NMOS管的漏极分别与所述的S₂求和电路模块的信号输出端相连接，所述的第三PMOS管的栅极分别与所述的第十一NMOS管的栅极和所述的S₂求和电路模块的反馈信号输入端相连接，所述的第十一NMOS管的源极接电源地；

所述的求和电路模块包括第十九NMOS管组、第二十NMOS管组、第二十一NMOS管组、第二十二NMOS管组、第二十三NMOS管组、第二十四NMOS管组、第十二NMOS管和第四PMOS管，所述的第十九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二十NMOS管组主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，所述的第二十一NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二十二NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第二十三NMOS管组主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，所述的第二十四NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十九NMOS管组的第一个NMOS管的漏极、所述的第二十NMOS管组的第一个NMOS管的漏极及所述的第二十一NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第十九NMOS管组的最后一个NMOS管的源极、所述的第二十NMOS管组的最后一个NMOS管的源极及所述的第二十一NMOS管组的最后一个NMOS管的源极分别与所述的求和电路模块的信号输出端相连接，所述的第十九NMOS管组的两个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第二十NMOS管组的四个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第二十一NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第二十二NMOS管组的第一个NMOS管的漏极、所述的第二十三NMOS管组的第一个NMOS管的漏极及所述的第二十四NMOS管组的第一个NMOS管的漏极分别接入所述的幅值电平对应逻辑1的功率时钟信号，所述的第二十二NMOS管组的最后一个NMOS管的源极、所述的第二十三NMOS管组的最后一个NMOS管的源极及所述的第二十四NMOS管组的最后一个NMOS管的源极分别与所述的求和电路模块的信号输出端相连接，所述的第二十二NMOS管组的三个NMOS管的栅极分别输入所述的被加数输入信号对应的采样值、所述的加数输入信号对应的采样值和所述的互补的加数输入信号对应的采样值，所述的第二十三NMOS管组的三个NMOS管的栅极分别输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第二十四NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第四PMOS管的漏极接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四PMOS管的源极和所述的第十二NMOS管的漏极分别与所述的求和电路模块的信号输出端相连接，所述的第四PMOS管的栅极分别与所述的第十二NMOS管的栅极和所述的求和电路模块的反馈信号输入端相连接，所述的第十二NMOS管的源极接电源地。

所述的进位输出电路包括进位输出模块和互补进位输出模块，所述的进位输出模块的信号输出端输出所述的进位输出信号，所述的互补进位输出模块的信号输出端输出所述的互补的进位输出信号，所述的进位输出模块主要由第二十五NMOS管组、第二十六NMOS管组、第二十七NMOS管组、第十五NMOS管和第五PMOS管组成，所述的第二十五NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二十六NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第二十七NMOS管组主要由第十三NMOS管、第一NMOS管线路、第二NMOS管线路和第三NMOS管线路组成，所述的第一NMOS管线路和所述的第二NMOS管线路均由一个NMOS管组成，所述的第三NMOS管线路由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，所述的第十三NMOS管的源极分别与所述的第一NMOS管线路的NMOS管的漏极、所述的第二NMOS管线路的NMOS管的漏极及所述的第三NMOS管线路的第一个NMOS管的漏极相连接，所述的第二十五NMOS管组的第一个NMOS管的漏极、所述的第二十六NMOS管组的第一个NMOS管的漏极、所述的第十三NMOS管的漏极和所述的第五PMOS管的漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第二十五NMOS管组的最后一个NMOS管的源极、所述的第二十六NMOS管组的最后一个NMOS管的源极、所述的第一NMOS管线路的NMOS管的源极、所述的第二NMOS管线路的NMOS管的源极、所述的第三NMOS管线路的最后一个NMOS管的源极、所述的第五PMOS管的源极和所述的第十五NMOS管的漏极均与所述的进位输出模块的信号输出端相连接，所述的第二十五NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第二十六NMOS管组的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第十三NMOS管的栅极输入所述的低位进位输入信号对应的采样值，所述的第一NMOS管线路的NMOS管的栅极输入所述的加数输入信号对应的采样值，所述的第二NMOS管线路的NMOS管的栅极输入所述的被加数输入信号对应的采样值，所述的第三NMOS管线路的两个NMOS管的栅极分别输入所述的加数输入信号对应的采样值和所述的被加数输入信号对应的采样值，所述的第五PMOS管的栅极分别与所述的第十五NMOS管的栅极和所述的互补进位输出模块的信号输出端相连接，所述的第十五NMOS管的源极接电源地；

所述的互补进位输出模块主要由第二十八NMOS管组、第二十九NMOS管组、第三十NMOS管组、第十六NMOS管和第六PMOS管组成，所述的第二十八NMOS管组主要由第十四NMOS管、第四NMOS管线路、第五NMOS管线路和第六NMOS管线路组成，所述的第四NMOS管线路由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，所述的第五NMOS管线路和所述的第六NMOS管线路均由一个NMOS管组成，所述的第二十九NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第三十NMOS管组主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，所述的第十四NMOS管的源极分别与所述的第四NMOS管线路的第一个NMOS管的漏极、所述的第五NMOS管线路的NMOS管的漏极及所述的第六NMOS管线路的NMOS管的漏极相连接，所述的第十四NMOS管的漏极、所述的第二十九NMOS管组的第一个NMOS管的漏极、所述的第三十NMOS管组的第一个NMOS管的漏极和所述的第六PMOS管的漏极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第四NMOS管线路的最后一个NMOS管的源极、所述的第五NMOS管线路的NMOS管的源极、所述的第六NMOS管线路的NMOS管的源极、所述的第二十九NMOS管组的最后一个NMOS管的源极、所述的第三十NMOS管组的最后一个NMOS管的源极、所述的第六PMOS管的源极和所述的第十六NMOS管的漏极均与所述的互补进位输出模块的信号输出端相连接，所述的第四NMOS管线路的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第五NMOS管线路的NMOS管的栅极输入所述的互补的被加数输入信号对应的采样值，所述的第六NMOS管线路的NMOS管的栅极输入所述的互补的加数输入信号对应的采样值，所述的第二十九NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第三十NMOS管组的两个NMOS管的栅极分别输入所述的互补的加数输入信号对应的采样值和所述的互补的被加数输入信号对应的采样值，所述的第十四NMOS管的栅极输入所述的互补的低位进位输入信号对应的采样值，所述的第六PMOS管的栅极分别与所述的第十六NMOS管的栅极和所述的进位输出模块的信号输出端相连接，所述的第十六NMOS管的源极接电源地。

所述的输入信号采样电路包括原输入信号采样电路模块和互补输入信号采样电路模块，所述的原输入信号采样电路模块主要由一组NMOS管组成，所述的原输入信号采样电路模块中的各个NMOS管的源极分别输入所述的加数输入信号、所述的被加数输入信号和所述的低位进位输入信号，所述的原输入信号采样电路模块中的各个NMOS管的漏极分别作为原采样节点，输出所述的加数输入信号对应的一组采样值、所述的被加数输入信号对应的一组采样值和所述的低位进位输入信号对应的一组采样值，所述的原输入信号采样电路模块中的各个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号；所述的互补输入信号采样电路模块主要由另一组NMOS管组成，所述的互补输入信号采样电路模块中的各个NMOS管的源极分别输入所述的互补的加数输入信号、所述的互补的被加数输入信号和所述的互补的低位进位输入信号，所述的互补输入信号采样电路模块中的各个NMOS管的漏极分别作为互补采样节点，输出所述的互补的加数输入信号对应的一组采样值、所述的互补的被加数输入信号对应的一组采样值和所述的互补的低位进位输入信号对应的一组采样值，所述的互补输入信号采样电路模块中的各个NMOS管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号。

所述的幅值电平对应逻辑2的功率时钟信号和所述的幅值电平对应逻辑1的功率时钟信号的相位相同，且与所述的幅值电平对应逻辑2的钟控时钟信号的相位相差180°。

一种由上述的三值绝热低功耗加法器单元构成的三值绝热低功耗加法器，包括多个三值绝热低功耗加法器单元，所述的三值绝热低功耗加法器单元包括输入信号采样电路、求和输出电路和进位输出电路，所述的输入信号采样电路的信号输入端输入所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号，所述的输入信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的输入信号采样电路对所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号进行采样，所述的输入信号采样电路的信号输出端输出所述的加数输入信号、所述的被加数输入信号、所述的低位进位输入信号、所述的互补的加数输入信号、所述的互补的被加数输入信号及所述的互补的低位进位输入信号各自对应的一组采样值；

所述的求和输出电路主要由四个求和电路模块组成，四个所述的求和电路模块的信号输入端均输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值、所述的互补的加数输入信号对应的采样值及所述的互补的被加数输入信号对应的采样值，四个所述的求和电路模块分别均接入幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号，将四个所述的求和电路模块分别记为S₀、S₂和所述的S₀求和电路模块的信号输出端与所述的求和电路模块的反馈信号输入端相连接，所述的求和电路模块的信号输出端与所述的S₀求和电路模块的反馈信号输入端相连接，所述的S₂求和电路模块的信号输出端与所述的求和电路模块的反馈信号输入端相连接，所述的求和电路模块的信号输出端与所述的S₂求和电路模块的反馈信号输入端相连接，所述的S₀求和电路模块的信号输出端与所述的求和输出电路用于输出求和输出信号的信号输出端之间设置有第一NMOS管，所述的第一NMOS管的源极与所述的S₀求和电路模块的信号输出端相连接，所述的第一NMOS管的漏极与所述的求和输出电路用于输出求和输出信号的信号输出端相连接，所述的第一NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的求和电路模块的信号输出端与所述的求和输出电路用于输出互补的求和输出信号的信号输出端之间设置有第二NMOS管，所述的第二NMOS管的源极与所述的求和电路模块的信号输出端相连接，所述的第二NMOS管的漏极与所述的求和输出电路用于输出互补的求和输出信号的信号输出端相连接，所述的第二NMOS管的栅极接入所述的互补的低位进位输入信号对应的采样值，所述的S₂求和电路模块的信号输出端与所述的求和输出电路用于输出求和输出信号的信号输出端之间设置有第三NMOS管，所述的第三NMOS管的源极与所述的S₂求和电路模块的信号输出端相连接，所述的第三NMOS管的漏极与所述的求和输出电路用于输出求和输出信号的信号输出端相连接，所述的第三NMOS管的栅极接入所述的低位进位输入信号对应的采样值，所述的求和电路模块的信号输出端与所述的求和输出电路用于输出互补的求和输出信号的信号输出端之间设置有第四NMOS管，所述的第四NMOS管的源极与所述的求和电路模块的信号输出端相连接，所述的第四NMOS管的漏极与所述的求和输出电路用于输出互补的求和输出信号的信号输出端相连接，所述的第四NMOS管的栅极接入所述的低位进位输入信号对应的采样值；

所述的进位输出电路的信号输入端输入所述的加数输入信号对应的采样值、所述的被加数输入信号对应的采样值、所述的低位进位输入信号对应的采样值、所述的互补的加数输入信号对应的采样值、所述的互补的被加数输入信号对应的采样值及所述的互补的低位进位输入信号对应的采样值，所述的进位输出电路接入幅值电平对应逻辑2的功率时钟信号，所述的进位输出电路的信号输出端输出进位输出信号和互补的进位输出信号；

每一位所述的三值绝热低功耗加法器单元用于输出进位输出信号的信号输出端与下一位所述的三值绝热低功耗加法器单元用于输入低位进位输入信号的信号输入端相连接，每一位所述的三值绝热低功耗加法器单元用于输出互补的进位输出信号的信号输出端与下一位所述的三值绝热低功耗加法器单元用于输入互补的低位进位输入信号的信号输入端相连接，最低位的所述的三值绝热低功耗加法器单元用于输入低位进位输入信号的信号输入端输入0，最低位的所述的三值绝热低功耗加法器单元用于输入互补的低位进位输入信号的信号输入端接入幅值电平对应逻辑2的钟控时钟信号。

每个所述的三值绝热低功耗加法器单元用于输入加数输入信号的信号输入端、用于输入被加数输入信号的信号输入端、用于输入互补的加数输入信号的信号输入端和用于输入互补的被加数输入信号的信号输入端分别设置有若干个第一DTCTGAL缓冲器，且任一个所述的三值绝热低功耗加法器单元的每个信号输入端设置的所述的第一DTCTGAL缓冲器的个数相同，及相邻的两个所述的三值绝热低功耗加法器单元的每个信号输入端设置的所述的第一DTCTGAL缓冲器的个数不相同；每个所述的三值绝热低功耗加法器单元用于输出求和输出信号的信号输出端和用于输出互补的求和输出信号的信号输出端分别设置有若干个第二DTCTGAL缓冲器，且任一个所述的三值绝热低功耗加法器单元的每个信号输出端设置的所述的第二DTCTGAL缓冲器的个数相同，及相邻的两个所述的三值绝热低功耗加法器单元的每个信号输出端设置的所述的第二DTCTGAL缓冲器的个数不相同。

所述的第一DTCTGAL缓冲器的延迟时间、所述的第二DTCTGAL缓冲器的延迟时间与所述的三值绝热低功耗加法器单元的延迟时间相同，均为半个时钟周期。

所述的第一DTCTGAL缓冲器和所述的第二DTCTGAL缓冲器均为输入信号和输出信号相同的缓冲器，所述的第一DTCTGAL缓冲器和所述的第二DTCTGAL缓冲器的输出比输入均延迟半个时钟周期。

与现有技术相比，本发明的优点在于首先用钟控时钟信号控制输入信号采样电路中的各个NMOS管对各输入信号进行采样，然后采样得到的各采样值按照要求实现的加法逻辑关系通过自举操作的NMOS管构建相应的四个求和电路模块和交叉存贮型结构的进位输出电路，功率时钟Φ₁、Φ通过四个求和电路模块和进位输出电路完成对输出负载的赋值和能量回收，能够实现正确的逻辑功能；与由门电路实现的三值全加器相比，本发明的加法器单元的电路延迟和面积更小、功耗更低；与DPL三值加法器相比，本发明的加法器在0.9μs时间内能够节省能耗约90％左右，具有明显的低功耗特性。在求和输出电路中设置第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，这四个NMOS管的设置使得在求和电路模块和求和电路模块不使用或S₂求和电路模块和求和电路模块不使用时，断开功率时钟与不使用的两个求和电路模块的连接，以进一步降低求和输出电路的功耗。

附图说明

图1为本发明的三值绝热低功耗加法器单元的输入信号采样电路图；

图2a为本发明的三值绝热低功耗加法器单元的进位输出电路图；

图2b为图2a所示的进位输出电路的符号；

图2c为钟控时钟和功率时钟Φ的关系示意图；

图3a为低位进位输入信号C_in＝0时输出求和输出信号的S₀求和电路模块示意图；

图3b为图3a所示的电路模块的符号；

图4a为低位进位输入信号C_in＝0时输出互补求和输出信号的求和电路模块示意图；

图4b为图4a所示的电路模块的符号；

图5a为低位进位输入信号C_in＝2时输出求和输出信号的S₂求和电路模块示意图；

图5b为图5a所示的电路模块的符号；

图6a为低位进位输入信号C_in＝2时输出互补求和输出信号的求和电路模块示意图；

图6b为图6a所示的电路模块的符号；

图7a为本发明的三值绝热低功耗加法器单元的求和输出电路；

图7b为图7a所示的求和输出电路的符号；

图7c为钟控时钟和功率时钟Φ₁、Φ的关系示意图；

图8a为本发明的三值绝热低功耗加法器单元的电路图；

图8b为图8a所示的加法器单元的符号；

图9为本发明的四位三值绝热低功耗加法器的电路图；

图10为对本发明的四位三值绝热低功耗加法器进行计算机模拟得到的模拟波形图；

图11为本发明的四位三值绝热低功耗加法器与DPL三值加法器的瞬态能耗比较示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：

表1给出了三值加法器单元(即全加器)电路的真值表，其中A和B分别表示加数输入信号和被加数输入信号，C_in表示来自低位的低位进位输入信号，S和C_out分别表示求和输出信号及进位输出信号。

表1一位三值加法器单元的真值表

本发明在分析表1的基础上结合Chinese Journal of Semiconductors中公开的《Design of a DTCTGAL circuit and its application》(作者：Wang Pengjun、Li Kunpeng、Mei Fengna)[半导体学报，《DTCTGAL电路设计及其应用》，汪鹏君、李昆鹏、梅凤娜]，设计一位三值绝热低功耗加法器单元：首先用钟控时钟信号控制NMOS管对各输入信号(包括加数输入信号、被加数输入信号、低位进位输入信号、互补的加数输入信号、互补的被加数输入信号及互补的低位进位输入信号)进行采样，然后采样得到的各采样值按照要求实现的加法逻辑关系通过自举操作的NMOS管构建相应的四个求和电路模块，功率时钟信号Φ₁、Φ通过四个求和电路模块、与四个求和电路模块相连接的八个NMOS管(即第一NMOS管至第八NMOS管)及交叉存贮型结构的进位输出电路完成对输出负载的赋值和能量回收，其中功率时钟信号Φ₁、Φ的相位相同，但与钟控时钟信号相差180°，Φ₁的幅值电平对应逻辑1，Φ、的幅值电平均对应逻辑2。

本发明提出的一种三值绝热低功耗加法器单元，如图1至图8b所示，具体包括输入信号采样电路1、求和输出电路2和进位输出电路3，图8a为加法器单元的整体电路图，图8b为图8a的电路图的符号。

在此具体实施例中，输入信号采样电路1具体如图1所示，其包括原输入信号采样电路模块11和互补输入信号采样电路模块12，原输入信号采样电路模块11主要由一组NMOS管组成，原输入信号采样电路模块中的各个NMOS管的源极分别输入加数输入信号A、被加数输入信号B和低位进位输入信号C_in，原输入信号采样电路模块11中的各个NMOS管的漏极分别作为原采样节点输出加数输入信号A对应的一组采样值ax(ax₀，ax₁，…，ax₁₁，ax₁₂)、被加数输入信号B对应的一组采样值bx(bx₀，bx₁，…，bx₁₁，bx₁₂)和低位进位输入信号C_in对应的一组采样值cx(cx₀，cx₁)，原输入信号采样电路模块11中的各个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号互补输入信号采样电路模块12主要由另一组NMOS管组成，互补输入信号采样电路模块12中的各个NMOS管的源极分别输入互补的加数输入信号互补的被加数输入信号和互补的低位进位输入信号互补输入信号采样电路模块12中的各个NMOS管的漏极分别作为互补采样节点输出互补的加数输入信号对应的一组采样值ay(ay₀，ay₁，…，ay₁₁，ay₁₂)、互补的被加数输入信号对应的一组采样值by(by₀，by₁，…，by₁₁，by₁₂)和互补的低位进位输入信号对应的一组采样值cy(cy₀，cy₁)，互补输入信号采样电路模块12中的各个NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号在此由幅值电平对应逻辑2的钟控时钟信号控制输入信号采样电路模块11中的各个NMOS管对输入的加数输入信号A、被加数输入信号B和低位进位输入信号C_in进行采样，得到各自对应的一组采样值；由幅值电平对应逻辑2的钟控时钟信号控制信号互补采样电路模块12中的各个NMOS管对互补的加数输入信号互补的被加数输入信号和互补的低位进位输入信号进行采样，得到各自对应的一组采样值。

在此具体实施例中，求和输出电路2如图7a和图7b所示，其主要由四个求和电路模块21、22、23、24组成，四个求和电路模块21、22、23、24的信号输入端均输入加数输入信号A对应的采样值ax、被加数输入信号B对应的采样值bx、互补的加数输入信号对应的采样值ay及互补的被加数输入信号对应的采样值by，四个求和电路模块21、22、23、24分别均接入幅值电平对应逻辑2的功率时钟信号Φ和幅值电平对应逻辑1的功率时钟信号Φ₁，幅值电平对应逻辑2的功率时钟信号Φ和幅值电平对应逻辑1的功率时钟信号Φ₁及幅值电平对应逻辑2的钟控时钟信号的关系如图7c所示。将四个求和电路模块21、22、23、24分别记为S₀、S₂和S₀求和电路模块21的信号输出端与求和电路模块22的反馈信号输入端相连接，求和电路模块的信号输出端22与S₀求和电路模块21的反馈信号输入端相连接，求和电路模块22的反馈信号输入端实际上为S₀求和电路模块21的信号输出端，S₀求和电路模块21的反馈信号输入端实际上为求和电路模块22的信号输出端，在这里S₀求和电路模块21和求和电路模块22构成交叉连接的结构，S₂求和电路模块23的信号输出端与求和电路模块24的反馈信号输入端相连接，求和电路模块24的信号输出端与S₂求和电路模块23的反馈信号输入端相连接，在此求和电路模块24的反馈信号输入端实际上为S₂求和电路模块23的信号输出端，S₂求和电路模块23的反馈信号输入端实际上为求和电路模块24的信号输出端，在这里S₂求和电路模块23和求和电路模块24构成交叉连接的结构，S₀求和电路模块21的信号输出端与求和输出电路2用于输出求和输出信号的信号输出端之间设置有第一NMOS管N1，第一NMOS管N1的源极与S₀求和电路模块21的信号输出端相连接，第一NMOS管N1的漏极与求和输出电路2用于输出求和输出信号的信号输出端相连接，第一NMOS管N1的栅极接入互补的低位进位输入信号对应的采样值cy1，求和电路模块22的信号输出端与求和输出电路2用于输出互补的求和输出信号的信号输出端之间设置有第二NMOS管N2，第二NMOS管N2的源极与求和电路模块22的信号输出端相连接，第二NMOS管N2的漏极与求和输出电路2用于输出互补的求和输出信号的信号输出端相连接，第二NMOS管N2的栅极接入互补的低位进位输入信号对应的采样值cy1，S₂求和电路模块23的信号输出端与求和输出电路2用于输出求和输出信号的信号输出端之间设置有第三NMOS管N3，第三NMOS管N3的源极与S₂求和电路模块23的信号输出端相连接，第三NMOS管N3的漏极与求和输出电路2用于输出求和输出信号的信号输出端相连接，第三NMOS管N3的栅极接入低位进位输入信号对应C_in对应的采样值cx1，求和电路模块24的信号输出端与求和输出电路2用于输出互补的求和输出信号的信号输出端之间设置有第四NMOS管N4，第四NMOS管N4的源极与求和电路模块24的信号输出端相连接，第四NMOS管N4的漏极与求和输出电路2用于输出互补的求和输出信号的信号输出端相连接，第四NMOS管N4的栅极接入低位进位输入信号C_in对应的采样值cx1。当低位进位输入信号C_in＝0即图7a中cx₁＝0(cy₁＝2)时，S₀求和电路模块21与求和电路模块22通过第一NMOS管N1和第二NMOS管N2被cy₁选通，输出到求和输出电路2的信号输出端，即S＝S₀、同理，当C_in＝2时，即图7a中cx₁＝2(cy₁＝0)时，S₂求和电路模块23与求和电路模块24通过第三NMOS管N3和第四NMOS管N4被cx₁选通，输出到求和输出电路2的信号输出端，即S＝S₂、

在此，求和输出电路2中设置有第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第五NMOS管N5的源极分别与S₀求和电路模块21用于接入幅值电平对应逻辑2的功率时钟信号的输入端和求和电路模块22用于接入幅值电平对应逻辑2的功率时钟信号的输入端相连接，第六NMOS管N6的源极分别与S₂求和电路模块23用于接入幅值电平对应逻辑2的功率时钟信号的输入端和求和电路模块24用于接入幅值电平对应逻辑2的功率时钟信号的输入端相连接，第五NMOS管N5的漏极和第六NMOS管N6的漏极均接入幅值电平对应逻辑2的功率时钟信号Φ，第七NMOS管N7的源极分别与求和电路模块22用于接入幅值电平对应逻辑1的功率时钟信号的输入端和S₀求和电路模块21用于接入幅值电平对应逻辑1的功率时钟信号的输入端相连接，第八NMOS管N8的源极分别与求和电路模块24用于接入幅值电平对应逻辑1的功率时钟信号的输入端和S₂求和电路模块23用于接入幅值电平对应逻辑1的功率时钟信号的输入端相连接，第七NMOS管N7的漏极和第八NMOS管N8的漏极均接入幅值电平对应逻辑1的功率时钟信号Φ₁，第五NMOS管N5的栅极和第七NMOS管N7的栅极分别与第一NMOS管N1的栅极及第二NMOS管N2的栅极相互连接，即第五NMOS管N5的栅极、第七NMOS管N7的栅极、第一NMOS管N1的栅极和第二NMOS管N2的栅极相互连接，第六NMOS管的栅极N6和第八NMOS管N8的栅极分别与第三NMOS管N3的栅极及第四NMOS管N4的栅极相互连接，即第六NMOS管的栅极N6、第八NMOS管N8的栅极、第三NMOS管N3的栅极和第四NMOS管N4的栅极相互连接。

在此，通过在幅值电平对应逻辑2的功率时钟信号Φ与S₀求和电路模块21和S₂求和电路模块23之间加入第五NMOS管N5和第六NMOS管N6，及通过在幅值电平对应逻辑1的功率时钟信号Φ₁与求和电路模块22和求和电路模块24之间加入第七NMOS管N7和第八NMOS管N8，这样当S₀求和电路模块21和求和电路模块22未被选通时，由互补的低位进位输入信号C_in的采样值cy₁控制第五NMOS管N5切断S₀求和电路模块21与幅值电平对应逻辑2的功率时钟信号Φ的联系，及控制第七NMOS管N7切断求和电路模块22与幅值电平对应逻辑1的功率时钟信号Φ₁的联系，由低位进位输入信号的采样值cx₁控制第六NMOS管N6使S₂求和电路模块23与幅值电平对应逻辑2的功率时钟信号Φ相联系，及控制第八NMOS管N8使求和电路模块24与幅值电平对应逻辑1的功率时钟信号Φ₁相联系；当S₂求和电路模块23和求和电路模块24未被选通时，由低位进位输入信号C_in的采样值cx₁控制第六NMOS管N6切断S₂求和电路模块23与幅值电平对应逻辑2的功率时钟信号Φ的联系，及控制第八NMOS管N8切断求和电路模块24与幅值电平对应逻辑1的功率时钟信号Φ₁的联系，由互补的低位进位输入信号的采样值cy₁控制第五NMOS管N5使S₀求和电路模块21与幅值电平对应逻辑2的功率时钟信号Φ相联系，及控制第七NMOS管N7使求和电路模块22与幅值电平对应逻辑1的功率时钟信号Φ₁相联系，通过这种方式可进一步降低了整个求和输出电路2的功耗。

在此具体实施例中，S₀求和电路模块如图3a所示，其符号如图3b所示，其包括第一NMOS管组M1、第二NMOS管组M2、第三NMOS管组M3、第四NMOS管组M4、第五NMOS管组M5、第六NMOS管组M6、第九NMOS管N9和第一PMOS管P1，第一NMOS管组M1主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二NMOS管组M2主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第三NMOS管组M3主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第四NMOS管组M4主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第五NMOS管组M5主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第六NMOS管组M6主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第一NMOS管组M1的第一个NMOS管的漏极、第二NMOS管组M2的第一个NMOS管的漏极及第三NMOS管组M3的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号Φ₁，第一NMOS管组M1的最后一个NMOS管的源极、第二NMOS管组M2的最后一个NMOS管的源极及第三NMOS管组M3的最后一个NMOS管的源极分别与S₀求和电路模块21的信号输出端相连接，第一NMOS管组M1的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第二NMOS管组M2的三个NMOS管的栅极分别输入加数输入信号对应的采样值、互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第三NMOS管组M3的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、互补的被加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第四NMOS管组M4的第一个NMOS管的漏极、第五NMOS管组M5的第一个NMOS管的漏极及第六NMOS管组M6的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第四NMOS管组M4的最后一个NMOS管的源极、第五NMOS管组M5的最后一个NMOS管的源极及第六NMOS管组M6的最后一个NMOS管的源极分别与S₀求和电路模块21的信号输出端相连接，第四NMOS管组M4的两个NMOS管的栅极分别输入加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第五NMOS管组M5的四个NMOS管的栅极分别输入加数输入信号对应的采样值、互补的加数输入信号对应的采样值、被加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第六NMOS管组M6的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和被加数输入信号对应的采样值，第一PMOS管P1的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第一PMOS管P1的源极和第九NMOS管N9的漏极分别与S₀求和电路模块21的信号输出端相连接，第一PMOS管P1的栅极分别与第九NMOS管N9的栅极和S₀求和电路模块21的反馈信号输入端即求和电路模块22的输出端相连接，第九NMOS管N9的源极接电源地。

在此具体实施例中，求和电路模块如图4a所示，其符号如图4b所示，其包括第七NMOS管组M7、第八NMOS管组M8、第九NMOS管组M9、第十NMOS管组M10、第十一NMOS管组M11、第十二NMOS管组M12、第十NMOS管N10和第二PMOS管P2，第七NMOS管组M7主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第八NMOS管组M8主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第九NMOS管组M9主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十NMOS管组M10主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十一NMOS管组M11主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十二NMOS管组M12主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第七NMOS管组M7的第一个NMOS管的漏极、第八NMOS管组的第一个NMOS管的漏极及第九NMOS管组的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第七NMOS管组M7的最后一个NMOS管的源极、第八NMOS管组M8的最后一个NMOS管的源极及第九NMOS管组M9的最后一个NMOS管的源极分别与求和电路模块22的信号输出端相连接，第七NMOS管组M7的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第八NMOS管组M8的三个NMOS管的栅极分别输入加数输入信号对应的采样值、被加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第九NMOS管组M9的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十NMOS管组M10的第一个NMOS管的漏极、第十一NMOS管组M11的第一个NMOS管的漏极及第十二NMOS管组M12的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号Φ₁，第十NMOS管组M10的最后一个NMOS管的源极、第十一NMOS管组M11的最后一个NMOS管的源极及第十二NMOS管组M12的最后一个NMOS管的源极分别与求和电路模块22的信号输出端相连接，第十NMOS管组M10的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、互补的被加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第十一NMOS管组M11的三个NMOS管的栅极分别输入加数输入信号对应的采样值、互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十二NMOS管组M12的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第二PMOS管P2的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第二PMOS管P2的源极和第十NMOS管N10的漏极分别与求和电路模块22的信号输出端相连接，第二PMOS管P2的栅极分别与第十NMOS管N10的栅极和求和电路模块22的反馈信号输入端即S₀求和电路模块21的输出端相连接，第十NMOS管N10的源极接电源地。

在此具体实施例中，S₂求和电路模块如图5a所示，其符号如图5b所示，其包括第十三NMOS管组M13、第十四NMOS管组M14、第十五NMOS管组M15、第十六NMOS管组M16、第十七NMOS管组M17、第十八NMOS管组M18、第十一NMOS管N11和第三PMOS管P3，第十三NMOS管组M13主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十四NMOS管组M14主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十五NMOS管组M15主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十六NMOS管组M16主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十七NMOS管组M17主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十八NMOS管组M18主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第十三NMOS管组M13的第一个NMOS管的漏极、第十四NMOS管组M14的第一个NMOS管的漏极及第十五NMOS管组M15的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号Φ₁，第十三NMOS管组M13的最后一个NMOS管的源极、第十四NMOS管组M14的最后一个NMOS管的源极及第十五NMOS管组M15的最后一个NMOS管的源极分别与S₂求和电路模块23的信号输出端相连接，第十三NMOS管组M13的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十四NMOS管组M14的三个NMOS管的栅极分别输入加数输入信号对应的采样值、被加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十五NMOS管组M15的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第十六NMOS管组M16的第一个NMOS管的漏极、第十七NMOS管组M17的第一个NMOS管的漏极及第十八NMOS管组M18的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第十六NMOS管组M16的最后一个NMOS管的源极、第十七NMOS管组M17的最后一个NMOS管的源极及第十八NMOS管组M18的最后一个NMOS管的源极分别与S₂求和电路模块23的信号输出端相连接，第十六NMOS管组M16的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第十七NMOS管组M17的三个NMOS管的栅极分别输入加数输入信号对应的采样值、互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十八NMOS管组M18的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、互补的被加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第三PMOS管P3的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第三PMOS管P3的源极和第十一NMOS管N11的漏极分别与S₂求和电路模块23的信号输出端相连接，第三PMOS管P3的栅极分别与第十一NMOS管N11的栅极和S₂求和电路模块23的反馈信号输入端即求和电路模块24的输出端相连接，第十一NMOS管N11的源极接电源地。

在此具体实施例中，求和电路模块如图6a所示，其符号如图6b所示，其包括第十九NMOS管组M19、第二十NMOS管组M20、第二十一NMOS管组M21、第二十二NMOS管组M22、第二十三NMOS管组M23、第二十四NMOS管组M24、第十二NMOS管N12和第四PMOS管P4，第十九NMOS管组M19主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二十NMOS管组M20主要由四个NMOS管组成，且四个NMOS管的源极和漏极首尾串接，第二十一NMOS管组M21主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二十二NMOS管组M22主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第二十三NMOS管组M23主要由三个NMOS管组成，且三个NMOS管的源极和漏极首尾串接，第二十四NMOS管组M24主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十九NMOS管组M19的第一个NMOS管的漏极、第二十NMOS管组M20的第一个NMOS管的漏极及第二十一NMOS管组M21的第一个NMOS管的漏极分别接入幅值电平对应逻辑2的功率时钟信号Φ，第十九NMOS管组M19的最后一个NMOS管的源极、第二十NMOS管组M20的最后一个NMOS管的源极及第二十一NMOS管组M21的最后一个NMOS管的源极分别与求和电路模块24的信号输出端相连接，第十九NMOS管组M19的两个NMOS管的栅极分别输入被加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第二十NMOS管组M20的四个NMOS管的栅极分别输入加数输入信号对应的采样值、互补的加数输入信号对应的采样值、被加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第二十一NMOS管组M21的两个NMOS管的栅极分别输入加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第二十二NMOS管组M22的第一个NMOS管的漏极、第二十三NMOS管组M23的第一个NMOS管的漏极及第二十四NMOS管组M24的第一个NMOS管的漏极分别接入幅值电平对应逻辑1的功率时钟信号Φ₁，第二十二NMOS管组M22的最后一个NMOS管的源极、第二十三NMOS管组M23的最后一个NMOS管的源极及第二十四NMOS管组M24的最后一个NMOS管的源极分别与求和电路模块24的信号输出端相连接，第二十二NMOS管组M22的三个NMOS管的栅极分别输入被加数输入信号对应的采样值、加数输入信号对应的采样值和互补的加数输入信号对应的采样值，第二十三NMOS管组M23的三个NMOS管的栅极分别输入加数输入信号对应的采样值、被加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第二十四NMOS管组M24的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第四PMOS管P4的漏极接入幅值电平对应逻辑2的功率时钟信号Φ，第四PMOS管P4的源极和第十二NMOS管N12的漏极分别与求和电路模块24的信号输出端相连接，第四PMOS管P4的栅极分别与第十二NMOS管N12的栅极和求和电路模块24的反馈信号输入端即S₂求和电路模块23的输出端相连接，第十二NMOS管N12的源极接电源地。

在此具体实施例中，进位输出电路3如图2a所示，其符号如图2b所示，其信号输入端输入加数输入信号对应的采样值、被加数输入信号对应的采样值、低位进位输入信号对应的采样值、互补的加数输入信号对应的采样值、互补的被加数输入信号对应的采样值及互补的低位进位输入信号对应的采样值，进位输出电路3接入幅值电平对应逻辑2的功率时钟信号Φ，进位输出电路的信号输出端输出进位输出信号C_out和互补的进位输出信号图2c给出了幅值电平对应逻辑2的钟控时钟信号和幅值电平对应逻辑2的功率时钟信号Φ的关系示意图。

在此，进位输出电路3如图2a所示，其包括进位输出模块31和互补进位输出模块32，进位输出模块31的信号输出端输出进位输出信号C_out，互补进位输出模块32的信号输出端输出互补的进位输出信号进位输出模块31和互补进位输出模块32构成一个交叉存贮型结构。进位输出模块31主要由第二十五NMOS管组M25、第二十六NMOS管组M26、第二十七NMOS管组M27、第十五NMOS管N15和第五PMOS管P5组成，第二十五NMOS管组M25主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二十六NMOS管组M26主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第二十七NMOS管组M27主要由第十三NMOS管N13、第一NMOS管线路271、第二NMOS管线路272和第三NMOS管线路273组成，第一NMOS管线路271和第二NMOS管线路272均由一个NMOS管组成，第三NMOS管线路273由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，第十三NMOS管N13的源极分别与第一NMOS管线路271的NMOS管的漏极、第二NMOS管线路272的NMOS管的漏极及第三NMOS管线路273的第一个NMOS管的漏极相连接，第二十五NMOS管组M25的第一个NMOS管的漏极、第二十六NMOS管组M26的第一个NMOS管的漏极、第十三NMOS管N13的漏极和第五PMOS管P5的漏极均接入幅值电平对应逻辑2的功率时钟信号Φ，第二十五NMOS管组M25的最后一个NMOS管的源极、第二十六NMOS管组M26的最后一个NMOS管的源极、第一NMOS管线路271的NMOS管的源极、第二NMOS管线路272的NMOS管的源极、第三NMOS管线路273的最后一个NMOS管的源极、第五PMOS管P5的源极和第十五NMOS管N15的漏极均与进位输出模块31的信号输出端相连接，第二十五NMOS管组M25的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第二十六NMOS管组M26的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第十三NMOS管N13的栅极输入低位进位输入信号对应的采样值，第一NMOS管线路271的NMOS管的栅极输入加数输入信号对应的采样值，第二NMOS管线路272的NMOS管的栅极输入被加数输入信号对应的采样值，第三NMOS管线路273的两个NMOS管的栅极分别输入加数输入信号对应的采样值和被加数输入信号对应的采样值，第五PMOS管P5的栅极分别与第十五NMOS管N15的栅极和互补进位输出模块32的信号输出端相连接，第十五NMOS管N15的源极接电源地。互补进位输出模块32主要由第二十八NMOS管组M28、第二十九NMOS管组M29、第三十NMOS管组M30、第十六NMOS管N16和第六PMOS管P6组成，第二十八NMOS管组M28主要由第十四NMOS管N14、第四NMOS管线路281、第五NMOS管线路282和第六NMOS管线路283组成，第四NMOS管线路281由两个NMOS管组成且两个NMOS管的源极和漏极首尾串接，第五NMOS管线路282和第六NMOS管线路283均由一个NMOS管组成，第二十九NMOS管组M29主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第三十NMOS管组M30主要由两个NMOS管组成，且两个NMOS管的源极和漏极首尾串接，第十四NMOS管N14的源极分别与第四NMOS管线路281的第一个NMOS管的漏极、第五NMOS管线路282的NMOS管的漏极及第六NMOS管线路283的NMOS管的漏极相连接，第十四NMOS管N14的漏极、第二十九NMOS管组M29的第一个NMOS管的漏极、第三十NMOS管组M30的第一个NMOS管的漏极和第六PMOS管P6的漏极均接入幅值电平对应逻辑2的功率时钟信号Φ，第四NMOS管线路281的最后一个NMOS管的源极、第二NMOS管线路282的NMOS管的源极、第三NMOS管线路283的NMOS管的源极、第二十九NMOS管组M29的最后一个NMOS管的源极、第三十NMOS管组M30的最后一个NMOS管的源极、第六PMOS管P6的源极和第十六NMOS管N16的漏极均与互补进位输出模块32的信号输出端相连接，第四NMOS管线路281的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第五NMOS管线路282的NMOS管的栅极输入互补的被加数输入信号对应的采样值，第六NMOS管线路283的NMOS管的栅极输入互补的加数输入信号对应的采样值，第二十九NMOS管组M29的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第三十NMOS管组M30的两个NMOS管的栅极分别输入互补的加数输入信号对应的采样值和互补的被加数输入信号对应的采样值，第十四NMOS管N14的栅极输入互补的低位进位输入信号对应的采样值，第六PMOS管P6的栅极分别与第十六NMOS管N16的栅极和进位输出模块31的信号输出端相连接，第十六NMOS管N16的源极接电源地。

在此具体实施例中，幅值电平对应逻辑2的功率时钟信号和幅值电平对应逻辑1的功率时钟信号的相位相同，且与幅值电平对应逻辑2的钟控时钟信号的相位相差180°。

实施例二：

一种由实施例一给出的三值绝热低功耗加法器单元构成的三值绝热低功耗加法器，如图9所示，其包括4位三值绝热低功耗加法器单元，第一位三值绝热低功耗加法器单元TAFA0用于输入低位进位输入信号的输入端输入0即C_in＝0，第一位三值绝热低功耗加法器单元TAFA0用于输入互补的低位进位输入信号的输入端接入幅值电平对应逻辑2的钟控时钟信号即第一位三值绝热低功耗加法器单元TAFA0用于输出进位输出信号的信号输出端C₀与第二位三值绝热低功耗加法器单元TAFA1用于输入低位进位输入信号的信号输入端相连接，第一位三值绝热低功耗加法器单元TAFA0用于输出互补的进位输出信号的信号输出端与第二位三值绝热低功耗加法器单元TAFA1用于输入互补的低位进位输入信号的信号输入端相连接，第二位三值绝热低功耗加法器单元TAFA1用于输出进位输出信号的信号输出端C₁与第三位三值绝热低功耗加法器单元TAFA2用于输入低位进位输入信号的信号输入端相连接，第二位三值绝热低功耗加法器单元TAFA1用于输出互补的进位输出信号的信号输出端与第三位三值绝热低功耗加法器单元TAFA2用于输入互补的低位进位输入信号的信号输入端相连接，第三位三值绝热低功耗加法器单元TAFA2用于输出进位输出信号的信号输出端C₂与第四位三值绝热低功耗加法器单元TAFA3用于输入低位进位输入信号的信号输入端相连接，第三位三值绝热低功耗加法器单元TAFA2用于输出互补的进位输出信号的信号输出端与第四位三值绝热低功耗加法器单元TAFA3用于输入互补的低位进位输入信号的信号输入端相连接。

在此具体实施例中，由于各三值绝热低功耗加法器单元与Chinese Journal ofSemiconductors中的《Design of a DTCTGAL circuit and its application》(作者：WangPengjun、Li Kunpeng、Mei Fengna)公开的DTCTGAL(Double Power-clock TernaryClocked Transmission Gate Adiabatic Logic)缓冲器/反向器的延迟时间相同，均为半个时钟周期，因此在每一位三值绝热低功耗加法器单元用于输入加数输入信号的信号输入端、用于输入被加数输入信号的信号输入端、用于输入互补的加数输入信号的信号输入端和用于输入互补的被加数输入信号的信号输入端分别设置有若干个第一DTCTGAL缓冲器91，且任一个三值绝热低功耗加法器单元的每个信号输入端设置的第一DTCTGAL缓冲器91的个数相同，及相邻的两个三值绝热低功耗加法器单元的每个信号输入端设置的第一DTCTGAL缓冲器91的个数不相同；每一位三值绝热低功耗加法器单元用于输出求和输出信号的信号输出端和用于输出互补的求和输出信号的信号输出端分别设置有若干个第二DTCTGAL缓冲器92，且任一个三值绝热低功耗加法器单元的每个信号输出端设置的第二DTCTGAL缓冲器92的个数相同，及相邻的两个三值绝热低功耗加法器单元的每个信号输出端设置的第二DTCTGAL缓冲器92的个数不相同，通过加入第一DTCTGAL缓冲器91和第二DTCTGAL缓冲器92，可以很好地调节四位三值绝热低功耗加法器各个输入信号和各输出信号的相位关系，使得输出信号均比输入信号延迟两个周期，且每一位三值绝热低功耗加法器单元的信号输出端输出的输出信号可在同一个时刻读出。图9所示的四位三值绝热低功耗加法器的第一位三值绝热低功耗加法器单元TAFA0的信号输入端未设置第一DTCTGAL缓冲器，第一位三值绝热低功耗加法器单元TAFA0的信号输出端设置有三个第二DTCTGAL缓冲器92，三个第二DTCTGAL缓冲器92的延迟时间为1.5个周期，加上一位三值绝热低功耗加法器单元TAFA0的延迟时间总为2个周期；第二位三值绝热低功耗加法器单元TAFA1的信号输入端设置有一个第一DTCTGAL缓冲器91，其输入信号的输入比第一位三值绝热低功耗加法器单元TAFA0的输入信号的输入延迟半个周期，第二位三值绝热低功耗加法器单元TAFA1的输出比第一位三值绝热低功耗加法器单元TAFA0的输出延迟半个周期，但通过在其信号输出端设置两个第二DTCTGAL缓冲器92，使得第二位三值绝热低功耗加法器单元TAFA1输出的输出信号与第一位三值绝热低功耗加法器单元TAFA0输出的输出信号可同时读出；第三位三值绝热低功耗加法器单元TAFA2的信号输入端设置有两个第一DTCTGAL缓冲器91，其输入信号的输入比第二位三值绝热低功耗加法器单元TAFA1的输入信号的输入延迟半个周期，第三位三值绝热低功耗加法器单元TAFA2的输出比第二位三值绝热低功耗加法器单元TAFA1的输出延迟半个周期，但通过在其信号输出端设置一个第二DTCTGAL缓冲器92，使得第三位三值绝热低功耗加法器单元TAFA2输出的输出信号与第二位三值绝热低功耗加法器单元TAFA1输出的输出信号可同时读出；第四位三值绝热低功耗加法器单元TAFA3的信号输入端设置有三个第一DTCTGAL缓冲器91，其输入信号的输入比第三位三值绝热低功耗加法器单元TAFA2的输入信号的输入延迟半个周期，第四位三值绝热低功耗加法器单元TAFA3的输出比第三位三值绝热低功耗加法器单元TAFA2的输出延迟半个周期，但在其信号输出端未设置第二DTCTGAL缓冲器，这样使得第四位三值绝热低功耗加法器单元TAFA3输出的输出信号与第三位三值绝热低功耗加法器单元TAFA1输出的输出信号可同时读出。

在图9所示的四位三值绝热低功耗加法器还接入了另一个幅值电平对应逻辑1的功率时钟信号这是因为幅值电平对应逻辑2的钟控时钟信号在本级作为钟控时钟信号使用，而在下一级则可以作为功率时钟信号使用，幅值电平对应逻辑2的功率时钟信号Φ在本级作为功率时钟信号使用，而在下一级则可以作为钟控时钟信号使用，因此当幅值电平对应逻辑2的钟控时钟信号作为功率时钟信号使用，且幅值电平对应逻辑2的功率时钟信号Φ作为钟控时钟信号使用时，为保持两个功率时钟信号的相位一致，引入了另一个幅值电平对应逻辑1的功率时钟信号

上述第一DTCTGAL缓冲器91和第二DTCTGAL缓冲器92实质上是一个能够保证输入信号和输出信号相同的延迟器，第一DTCTGAL缓冲器91和第二DTCTGAL缓冲器92的输出比输入均延迟半个时钟周期，即相差180度。在每一位三值绝热低功耗加法器单元的信号输入端设置的第一DTCTGAL缓冲器和信号输出端设置的第二DTCTGAL缓冲器的总个数具体视待设计的三值绝热低功耗加法器的位数而决定，图9所示的四位三值绝热低功耗加法器只需延迟两个周期，因此总的只需设置三级缓冲器，如果需设计五位三值绝热低功耗加法器则需设置四级缓冲器，如果需设计六位三值绝热低功耗加法器则需设置五级缓冲器，依次类推。

为更好地说明本发明的三值绝热低功耗加法器具有正确的逻辑功能和明显的低功耗特性，进行计算机模拟实验。

采用TSMC 0.25μm CMOS工艺器件参数，对本发明的四位三值绝热低功耗加法器进行计算机模拟，模拟波形如图10所示。其中幅值电平对应逻辑1的功率时钟信号Φ₁、与幅值电平对应逻辑2的时钟信号Φ、幅值电平对应逻辑2的时钟信号的幅值电压分别为1.25V与2.5V，NMOS管的宽长比均取0.36μm/0.24μm，PMOS管的宽长比均取0.72μm/0.24μm，A₃A₂A₁A₀为加数，B₃B₂B₁B₀为被加数，S₃S₂S₁S₀为四位并行求和输出，C_out为进位输出。从图10中可以看出，求和输出信号及进位输出信号均比输入信号延迟两个周期，符合四位三值绝热低功耗加法器的设计要求。经分析，证明本发明的加法器具有正确的逻辑功能。

在采用相同输入的情况下，将本发明的四位三值绝热低功耗加法器与ChineseJournal of Semiconductors中的《A general method in the synthesis of ternary doublepass-transistor circuits》(作者：Hang Guoqiang)[半导体学报，《三值双传输管电路的通用综合方法》，杭国强]公开的DPL三值加法器进行瞬态能耗比较，如图11所示，图11中瞬态能耗曲线的上升部分反映向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象反映电路的能耗，且随着电路工作时间增长，能耗节省趋势愈加明显，在0.9μs时间内，本发明的三值绝热低功耗加法器节省能耗约90％，足以证明本发明的加法器具有明显的低功耗特性。

本发明的加法器与现有的加法器相比，在设计过程中采用了绝热设计技术，使用交流脉冲电源为电路供电，通过向输出节点电容充电完成能量注入，并通过回收节点电容上的电荷至电源实现能量恢复，使加法器具有极低的功耗，同时，该加法器采用三值输入和输出信号，简化了电路的布线并提高集成密度；此外，本发明的加法器的设计方法可推广应用到更高基的多值逻辑电路中，以降低多值逻辑电路系统的功耗。