具有化学机械抛光伪图案的半导体器件及其制造方法

摘要

本发明提供一种具有化学机械抛光伪图案的半导体器件及其制造方法。通过以与晶胞区域的图案相同的方向和/或相同的角度形成CMP伪图案，可以防止晶片翘曲。此外，减少了由蚀刻残留物所造成的覆盖误差，从而改善半导体器件的良品率。

说明书

技术领域

本发明涉及具有需抛光工序的图案区域的半导体器件及其制造方法。

背景技术

最近，对高容量半导体存储器件的需求有所增长。对动态随机存取存储器(dynamic random access memory，DRAM)来说尤其如此。然而，由于在增加芯片尺寸方面的极限，DRAM容量的增加也达到极限。芯片尺寸的增加减少了每片晶片上芯片的数量，从而造成器件的生产率降低。因此，已投入许多努力来通过改变晶胞布局而减小晶胞面积并将更多存储器晶胞集成到单个晶片上。由于这些努力，晶胞结构从8F²布局变化到6F²布局。

此外，由于半导体制造技术已经得到发展，因此平坦化技术也获得进步。在常规技术中，用传统的硼磷硅玻璃(borophosphosilicateglass，BPSG)回流技术来将层间介电膜平坦化。但是，最近几年已采用化学机械抛光(chemical mechanical polishing，CMP)工序来改善平坦化程度。

CMP工序的应用已在某种程度上改善了平坦化程度，但在获得芯片内的高度的一致性方面是有局限性的。

也就是说，由于在晶胞(cell，又称为单元)区域和核心/外围电路区域中的图案密度不同，因此在晶胞区域中对绝缘膜的抛光程度不同于在核心/外围电路区域中对绝缘膜的抛光程度。这会产生使核心/外围区域的上部凹进的凹陷(dishing)现象。

图1a到图1c是示出制造包括CMP伪图案(dummy pattern)的半导体器件的普通方法的剖视图。

参照图1a，在基板10中限定的晶胞区域和核心/外围电路区域具有差别很大的图案密度。如图1b所示，如果对沉积于基板10上的绝缘膜20执行CMP工序，则会发生凹陷现象。这是由于核心/外围电路区域的图案之间的间隔较宽，从而形成盘形凹陷部。

在随后的工序中，如果在该凹陷的绝缘膜上沉积层，则会由于凹陷部引起的高度差异而产生光学聚焦的不匹配，从而造成图案缺陷。

为了避免产生该凹陷现象，在核心/外围电路区域中形成晶片开放控制伪图案(wafer open control dummy pattern)作为CMP伪图案。也就是说，如图1c所示，因为在核心/外围电路区域的未使用的空白空间上形成晶片开放控制伪图案15，从而显著地减小图案之间的间隔，因此可以克服该凹陷现象。

这样，由于CMP工序对于图案密度是敏感的，所以重要的是，在设计步骤中将半导体器件设计为保持芯片内的图案密度的一致性。

然而，在半导体器件具有6F²布局的情形下，形成于晶胞区域中的隔离(isolation，ISO)图案沿着斜线方向倾斜地布置，而形成于核心/外围电路区域中的ISO图案以与8F²布局相同的方式与字线垂直地布置。因此，从图2的测量结果可以看出，ISO工序后的晶片翘曲根据晶片的位置而有所不同。如果晶片翘曲不一致，那么在ISO工序后形成晶胞图案时蚀刻残留物会引起对准不良。特别是在形成闪速存储器浮体栅极(floating gate，FG)时，该蚀刻残留物可能会造成更大的问题。

为了克服这些缺点，如果核心/外围电路区域的图案和晶胞区域的图案形成为彼此相似，那么可以在某种程度上改善晶片翘曲。然而，在实际的设计步骤中，将核心/外围电路区域的图案改变成与晶胞区域的图案相同是困难的。

发明内容

根据本发明的一个实施例，一种半导体器件包括：晶胞区域，其包括以预定角度倾斜的第一图案；以及核心/外围电路区域，其包括密度比所述晶胞区域的密度低的第二图案、以及以与所述第一图案相同的方向或相同的角度倾斜的伪图案。

所述伪图案可以包括布置于晶片开放控制伪图案区域中的CMP伪图案。

所述伪图案可以包括在矩形图案内以预定角度倾斜的至少一个开放区域，所述矩形图案以与所述开放区域相同的角度倾斜，或者所述伪图案可以包括以相同的高度平行地一体地形成的多个单位图案，所述单位图案各具有以预定角度倾斜的开放区域并且所述单位图案以与所述开放区域大致相同的角度倾斜。

所述伪图案的开放区域可以具有约5∶1的高宽比。

所述第一图案和所述第二图案可以包括ISO图案，并且所述伪图案可以以与第一图案大致相同的角度倾斜。

根据本发明的另一个实施例，一种制造具有CMP伪图案的半导体器件的方法包括：在限定晶胞区域和核心/外围电路区域的基板上形成绝缘膜；以及蚀刻所述绝缘膜和所述基板，以在所述晶胞区域中形成第一图案并在所述核心/外围电路区域中形成第二图案和伪图案，其中所述第一图案以预定角度倾斜，并且所述伪图案以与所述第一图案相同的方向形成。

所述伪图案可以形成于晶片开放控制伪图案区域中，并且可以以与所述第一图案相同的角度倾斜。

蚀刻所述绝缘膜和所述基板的步骤可以利用浅沟槽隔离(shallow trench isolation，STI)蚀刻工序来执行。

附图说明

图1a到1c是示出制造包括CMP伪图案的半导体器件的普通方法的剖视图。

图2是示出当晶胞区域的图案和核心/外围电路区域的图案沿着不同的方向形成时，在ISO工序后根据晶片位置而变化的翘曲的测量结果的曲线图。

图3是示出根据本发明一个实施例的具有CMP伪图案的半导体器件的布局的平面图。

图4是示出图3的晶片开放控制伪图案的详细视图。

图5是示出根据本发明另一个实施例的具有CMP伪图案的半导体器件的布局的平面图。

图6是示出图5的晶片开放控制伪图案的详细视图。

图7是示出将图6的开放控制伪图案以盒形图案为基础间隔开的视图。

图8是示出当使用本实施例的伪图案时在ISO工序后根据晶片位置而变化的翘曲的测量结果的曲线图。

具体实施方式

图3是示出根据本发明一个实施例的具有CMP伪图案的半导体器件的布局的平面图。

半导体器件形成有晶胞区域100和核心/外围电路区域(在下文中称为“电路区域”)200。在晶胞区域100中，图案(例如，ISO图案或ISO结构)的密度较高。而在电路区域200中，图案的密度较低并且图案的宽度比晶胞区域100的图案的宽度大。为方便解释，在图3中部分地示出具有6F²布局的半导体器件中的晶胞区域100和电路区域200。

形成于具有6F²布局的半导体器件的晶胞区域100中的ISO图案在任意方向上以一定角度(例如，26.5度或116.5度)倾斜，而形成于具有8F²布局的半导体器件的晶胞区域中的ISO图案沿着竖直方向布置。然而，形成于具有6F²布局的半导体器件的核心/外围电路区域200中的ISO图案(设计图案和伪图案)以与具有8F²布局的半导体器件相同的方式沿着竖直方向布置。

也就是说，形成于晶胞区域100中的ISO图案和形成于核心/外围电路区域200中的ISO图案不是沿着同一方向布置，而是沿着不同方向布置。因此，ISO工序后的晶片翘曲根据晶片位置的不同而有所不同。然而，在实际的设计步骤中，在电路区域200中与晶胞区域100同样地倾斜地形成ISO图案是困难的。

因此，根据本发明的一个实施例，在电路区域200的次要区域210中形成以与晶胞区域100的ISO图案相同的方向和/或相同的角度倾斜的晶片开放控制伪图案。该次要区域210占据与本实施例的核心/外围电路的操作没有任何关系的开放区域。在本实施例中，次要区域210设置在核心电路区域和外围电路区域之间，但在另一个实施例中，次要区域210可以布置在不同的位置上，例如，布置在外围电路区域的外侧。

由于在电路区域200中形成有具有各种功能的各种晶体管，所以不同于晶胞区域100的ISO图案，电路区域200的ISO图案不是一致地形成。因此，可以在电路区域200中设置由不具有设计图案有源区的较大空间构成的次要区域(或晶片开放控制伪图案区域)210。在典型的半导体器件中，晶胞区域100、核心和外围电路区域200、以及次要区域210各自占据整个芯片面积的约42.8％、约17.9％以及约9.7％。也就是说，该次要区域210占据核心/外围电路区域200面积的一半以上。

根据本发明的实施例，由于难以改变核心/外围电路区域200中的与电路操作有关的图案，所以在次要区域210中形成以与晶胞区域100的图案大致相同的方向和/或相同的角度倾斜的晶片开放控制伪图案212。根据实施情况，在这两个图案之间的角度差异不超过15度、或10度、或5度、或3度、或1度。在本实施例中，这两个图案还以相同的方向倾斜，但在另一个实施例中可能不是这样的情况。

图4是示出图3的晶片开放控制伪图案的详细视图。

晶片开放控制伪图案212包括一个或多个矩形开放区域214(在此实施例中，有四个矩形开放区域)。开放区域214以规律的间隔形成于以预定角度倾斜的矩形图案213内，并且以与该矩形图案213大致相同的角度倾斜。

在这种情况下，开放区域214的高宽比可以是约5∶1，并且环绕开放区域214的线图案可以形成为具有相同的临界尺寸(criticaldimension，CD)。如图4所示，晶片开放控制伪图案212可以以与晶胞区域100的ISO图案大致相同的角度倾斜。例如，该晶片开放控制伪图案212可以相对于位线的长度方向旋转约26.5度来形成，或相对于字线的长度方向旋转约116.5度来形成。然而，上述情况仅仅基于具有6F²布局的半导体器件，并且晶片开放控制伪图案212的倾斜方向和角度可以根据半导体器件的设计改变而变化。此外，优选的是图案213和开放区域214具有如图4所示的矩形形状，但并不局限于此。

图5是示出根据本发明另一个实施例的具有晶片开放控制伪图案(或CMP伪图案)216的半导体器件的布局的平面图，并且图6是图5的伪图案的详细视图。

如图6所示，该晶片开放控制伪图案216包括各自具有以预定角度倾斜的矩形开放区域218的多个盒型单位图案217(在下文中称为盒图案)。

以与图4相同的方式，位于盒图案217中的开放区域218可以形成为具有约5∶1的高宽比。

虽然图6示出可以通过以线图案共享侧表面来一体地形成预定数量的盒图案217，但盒图案217也可以如图7所示以独立和互相间隔开的方式形成。这种图案形状相当于在图4的晶片开放控制伪图案212中仅形成一个开放区域214的情况。

在下文中将描述一种制造具有上述结构的半导体器件的图案的方法。在下面的描述中，使用ISO图案作为实例。本领域的技术人员将理解到，本发明不局限于与隔离图案有关的应用。

在限定晶胞区域100和核心/外围电路区域200的基板上形成垫氧化物膜(未示出)，以抑制该基板和表面处理的晶体缺陷。该垫氧化物膜是使用干式或湿式氧化工序来形成的，并且在约750℃至约900℃的温度范围内形成为具有约70埃至100埃的厚度。

在垫氧化物膜上形成垫氮化物膜(未示出)。垫氮化物膜可以使用低压化学气相沉积(LPCVD)工序来沉积。垫氮化物膜沉积至足以确保形成器件隔离结构的厚度。垫氮化物膜可以沉积至约2500埃到约3500埃的厚度。

执行浅沟槽隔离(STI)蚀刻工序以在基板内形成沟槽。STI蚀刻工序包括掩模工序和蚀刻工序。具体来说，在垫氮化物膜上涂覆光阻(photoresist，又称为光刻胶或光致抗蚀剂)膜，并使用光掩模执行曝光/显影工序来形成光阻图案。使用光阻图案作为蚀刻掩模通过蚀刻工序来蚀刻基板。借助于该STI蚀刻工序，在电路区域200的次要区域210中形成以预定角度倾斜布置的晶片开放控制伪图案212或216，以防止在形成器件隔离结构后的后续CMP工序中晶片翘曲不一致。该晶片开放控制伪图案212或216形成为具有与晶胞区域100的ISO图案相同的方向和/或相同的角度。

沉积用于器件隔离的绝缘膜以填充沟槽，并且执行CMP工序以形成器件隔离膜。该器件隔离膜可以包括具有良好的间隙填充特性的高密度等离子(HDP)氧化物膜，该氧化物膜可以防止在沟槽内形成空隙。

图8是示出当使用本实施例的伪图案时在ISO工序后根据晶片位置而变化的翘曲的测量结果的曲线图。

从图8可以看出，当使用晶片开放控制伪图案作为CMP伪图案时，根据晶片位置而变化的翘曲得到明显改善，其中CMP伪图案不以竖直方向而是以与晶胞区域100的图案相同的方向插入到电路区域200中。

根据本发明的实施例，通过以与晶胞区域的图案相同的方向和/或相同的角度形成CMP伪图案，可以防止晶片翘曲。结果，减少由蚀刻残留物所致的覆盖错误，从而改善半导体器件的良品率。

本发明的上述实施例是示例性的而非限制性的，例如本发明并不限于隔离形成工序和隔离图案。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。

本申请要求2008年12月19日提交的韩国专利申请No.10-2008-0130106的优先权，该韩国专利申请的全部内容以引用的方式并入本文。