闪存存储装置中闪存控制器与闪存芯片之间的连接方法

摘要

本发明公开了一种闪存存储装置中闪存控制器与闪存芯片之间的连接方法，该方法包括闪存控制器的控制总线和数据总线(410)均分成N等份并与闪存芯片连接；命令进入数据重复与复用逻辑单元(514)时，数据重复与复用逻辑单元(514)会将命令复制为N等份然后通过控制分线(411)分别传输给芯片(402)；存储数据进入数据传输逻辑单元(654)时被均分成N等份数据；通过数据分线(420)分别写入闪存芯片(402)，当闪存控制器(401)接受读取命令时，也按类似步骤处理；闪存芯片(402)的状态信息通过数据分线(420)传输到闪存控制器(401)。本发明可以提高存储容量、降低成本和减少体积。

说明书

技术领域

本发明涉及半导体存储领域，更具体的来讲，涉及闪存存储装置中闪存控制器与闪存芯片之间的连接方式。

背景技术

闪存因为其具有高密度、大容量、较低的读写操作耗时，非易失性等特点而越来越广的被用于各种领域；和机械磁盘相比，使用闪存固态盘的一个主要好处在于它本身的优越的抗震动性，另一个主要好处在于它的显著改善的系统性能，主要表现在更快的随机存取速度(每秒10兆字节)，同时它只需更低的耗电量，并可应用在更大的操作温度范围。但是，闪存芯片自身存在的一些缺陷限制了这类存储器的应用。其一，由于闪存芯片单片密度(通常只有几千个兆字节)还是远远小于机械磁盘(通常几十万个兆字节)，所以大容量的闪存盘必须由很多闪存芯片(闪存阵列)组成，才可以用来作为主要数据存储器，以替代机械磁盘。

尽管现有闪存盘的存取速度已经比机械磁盘快了很多，但单片闪存芯片或单个内部总线的读写速度大约受限于每秒25兆字节，同存储媒体的接口技术(光纤接口每秒200至400兆字节，串行ATA接口每秒150至300兆字节，串行SCSI接口每秒300至600兆字节)相比，还相差甚远。另外，在写闪存芯片之前，闪存芯片必须被擦除并确认其成功的擦除，写闪存芯片相对比较慢，这也会显著的降低系统的性能。

一般闪存存储装置中有大量的闪存芯片，众多的闪存芯片排成数行数列，构成大容量闪存阵列。从宏观上看，所有闪存芯片是同时并行读写的，不同的闪存控制器的确是同时并行读写的，然而，对特定的一个闪存控制器，如果我们来观察其内部总线，所有的数据传输在内部总线上是串行的，数据先被传输到第一行闪存芯片，然后数据再被传输到第二行闪存芯片，以此类推。闪存列的数据传输速度受限于这个共享的内部总线。

申请号为200710073655.1、200710074355.5的专利申请提供了类似的闪存控制器及闪存阵列管理办法，但这些专利申请从本质上讲其闪存列的数据传输是在共享的列内部总线上串行的。

闪存芯片厂家通常生产8位或16位的闪存芯片，为了能够支持不同位数和不同厂家的闪存芯片，闪存控制器也通常被制造成8位数据线宽闪存控制器(以下简称“8位闪存控制器”)或16位数据线宽闪存控制器(以下简称“16位闪存控制器”)。这两种闪存控制器相比而言，16位闪存控制器的体积大概是8位闪存控制器的1.5倍，其价格也大概是8位闪存控制器的1.5倍。

一般闪存存储装置中都是16位闪存控制器接16位闪存芯片，8位闪存控制器接8位闪存芯片。对采用上述两种不同连接方式生产的同等容量闪存存储装置进行比较，可知16位的闪存存储装置读写性能较好，但是闪存控制器的成本较高，体积较大；8位的闪存存储装置虽然闪存控制器体积较小、低成本，但是读写速度却受到限制。

发明内容

本发明所要解决的技术问题在于，提供一种闪存存储装置中闪存控制器与闪存芯片之间的连接方法，能够增加闪存存储装置的容量，缩小闪存存储装置的体积，并进一步降低成本。

为达到上述目的，本发明采用以下技术方案来实现：

一般闪存存储装置包括通过内部总线连接的微处理器、主机接口、内部缓存、(N*W)位(N为大于2的自然数，W为自然数)数据总线的闪存控制器组成的阵列、W位数据总线的闪存芯片构成的闪存存储单元阵列，闪存存储单元阵列被分成数行数列，每个闪存控制器对应一列闪存存储单元，一列内所有闪存芯片共享一个内部总线，闪存控制器含有一个数据重复与复用单元和一个数据传输逻辑单元。用N个闪存芯片组成一个闪存存储单元；闪存控制器的控制总线与所有闪存存储单元内的闪存芯片连接；控制总线具有以下两个功能：其一是告诉芯片，闪存控制器传输的是数据还是命令，同时给闪存芯片提供读写脉冲；将闪存控制器的数据命令总线均分为N等份，并和与之对应的闪存存储单元的N个闪存芯片分别连接；当闪存控制器接受写入命令时，命令经过DMA控制器、ECC，进入数据重复与复用逻辑单元，数据重复与复用逻辑单元将命令复制为N等份；将N等份的写入命令通过数据命令总线的N个端口分别传输给闪存存储单元的各个芯片；闪存芯片接受到命令后，存储数据经过DMA控制器、ECC，进入数据传输逻辑单元，数据传输逻辑单元将N*W位的存储数据均分成N等份数据；N等份的存储数据从数据传输逻辑单元输出，通过数据分线分别同时写入各个芯片；当闪存控制器接受读取命令时，命令经过DMA控制器、ECC，进入数据重复与复用逻辑单元，数据重复与复用逻辑单元将命令复制为N等份；N等份的读取命令通过数据命令总线的N个端口分别传输给闪存存储单元的各个芯片；闪存芯片接受到命令后，闪存存储单元的各个芯片通过数据分线向数据传输逻辑单元传输N份W位的存储数据，数据传输逻辑单元将N份W位的存储数据还原为N*W位的数据，然后传输给ECC、DMA控制器。闪存存储单元的各个闪存芯片的具体状态信息可以通过数据分线传输到闪存控制器。

作为本发明的一种优选方案，闪存存储单元的各个闪存芯片的具体状态信息也可以通过就绪信号送到闪存控制器。

作为本发明的一种优选方案，数据命令总线是复用的一根线，也可以不复用。

作为本发明的一种优选方案，各个闪存芯片的控制总线是共享的。

作为本发明的一种优选方案，该技术方案可运用于16位数据线宽的闪存控制器控制8位数据线宽的闪存存储单元阵列。该闪存存储装置，包括一个微处理器、一个或多个主机接口、内部高速缓存、多个16位数据线宽的闪存控制器和8位数据线宽的闪存芯片阵列。闪存存储装置通过主机接口接收到主机应用程序发来的操作命令，然后接口把命令传给接口控制器，由接口控制器中的嵌入式软件以及微控制器把主机命令解析成底层的操作命令，然后发给闪存控制器，最后闪存控制器把命令解析成闪存控制信号，来控制闪存阵列的操作。闪存阵列被分成数行数列，不同的闪存控制器用来控制不同的闪存列，而每个闪存控制器用一个共享的内部总线，通过芯片片选来控制这列之内的所有闪存芯片。每行每列上的闪存存储单元由两个8位数据线宽的闪存芯片组成：芯片402和芯片403。这种新颖的闪存芯片连接方式，利用一个16位数据线宽的闪存控制器连接两个8位数据线宽的闪存芯片，可以使闪存盘的容量增加、体积减小、成本降低。闪存控制器的控制总线一般是四根，需要同时连接到二片闪存芯片上，这样，二片闪存芯片将会同时接受到闪存命令、闪存命令地址、读写脉冲，闪存控制器可以同时读取二片闪存芯片的就绪信号，以确定闪存芯片的状态。闪存控制器将闪存命令同时送到二片闪存芯片上，等到二片闪存芯片都完成命令，就可以继续下一步操作。从闪存控制器里传输出来的16比特数据都被分成奇和偶的字节。偶数的字节被连到闪存芯片402，而奇字节则被连到闪存芯片403。这样，闪存控制器的16位数据总线就被充分利用了。

作为本发明的一种优选方案，闪存芯片的状态信息通过数据总线读取后，可以经过数据重复与复用单元的处理成为一组数据由主机读取，也可以不处理直接分成两部分由主机读取。

作为本发明的一种优选方案，闪存控制器的数据命令总线可以和闪存芯片错位连接，即无需按照顺序依次连接。

对于给定的16位数据线宽的闪存控制器，本发明可以连接两片8位数据线宽的闪存芯片，从而能够增加闪存盘的容量；与16位数据线宽的闪存控制器和16位数据线宽的闪存芯片相比，闪存盘的容量增加了一倍；与8位数据线宽的闪存控制器和8位数据线宽的闪存芯片相比，闪存盘的容量增加了一倍，且读写速度也增加了一倍；与两个8位数据线宽的闪存控制器和两个8位数据线宽的闪存芯片相比，闪存控制器的成本降低了约百分之三十；

由于采用一个多位控制器连接多个闪存芯片的连接方式，同时在闪存控制器中增加了数据重复与复用逻辑单元、数据传输逻辑单元，使得来自主机的控制命令与数据在经过闪存控制器的相关处理后，可以将命令与数据同时传输给与之相连的多个闪存芯片，从而可以实现一个控制器控制多个闪存芯片。采取这种技术方案后，可以减少闪存控制器的使用量、增加容量或降低成本、缩小体积。例如，用每个16位控制器连接两个8位芯片的闪存存储装置与每个16位控制器连接一个16位芯片进行比较，能够在不增加闪存存储装置体积以及不损及其读写性能的前提下，增加存储装置的容量；用两个8位控制器连接两个8位芯片与一个16位控制器连接两个8位芯片进行比较，能够在不损及读写性能的前提下，减少控制器的数量，降低成本，缩小存储装置的体积。

此外，采用本发明可进一步减少封装的数量，降低成本与体积，另一方面较少的闪存控制器也可以进一步降低CPU的工作量。

同时应当了解的是，这种本发明所指的存储器件，不只包括NAND闪存，同时也包括其他种类的非挥发性的存储器件，比如，NOR Flash，Ovonic Universal Memory(OUM)，andMagnetoresistive RAM(MRAM).

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是现有的闪存存储器装置基本结构示意图。

图2是16位数据线宽闪存控制器如何连接16位数据线宽闪存芯片的示意图。

图3是8位数据线宽闪存控制器如何连接8位数据线宽闪存芯片的示意图。

图4是本发明实施例中16位数据线宽闪存控制器如何连接两个8位数据线宽闪存芯片的示意图。

图5是本发明实施例中控制命令如何传输给各闪存芯片的硬件流程图。

图6是本发明实施例中闪存存储数据写入和读取的硬件流程图。

图7是本发明如何将一个N*W位数据线宽的闪存控制器连接到N个W位数据线宽的闪存芯片的示意图。

具体实施方式

图1是现有闪存存储器装置基本结构示意图，可以解释本发明的应用，通过利用本发明所述的连接方法可以达到更加优越的存储性能和容量。图1所示的存储设备100包括一个嵌入式微处理器110，一个主机接口160和一个主机接口控制器161，一个缓冲存储器120，一个闪存内部总线130，闪存控制器140，和一个闪存芯片阵列150。闪存控制器的数量和在每个列模块中闪存芯片的数量是依赖于系统而配置的。

嵌入式微处理器110实现存储器100的计算和控制功能。特别是，微处理器110接收从主机接口160发来的存储信号，解码并执行命令。为了完成主机的命令，微处理器110需根据最佳系统性能的要求，去控制何时和如何将数据用闪存控制器140a到140h里的闪存控制器传送于闪存芯片阵列150和缓冲存储器120之间；并控制何时和如何将数据用主机接口控制器160里的主机DMA传送于缓冲存储器120和主机接口160之间。闪存控制器140包括一系列列模块闪存控制器140a到140h。每一个列模块闪存控制器和它的闪存控制器，通过共享的内部总线，控制着一个闪存列150a、150b、...150h，每个列模块包括一系列闪存行单元。在现有的闪存存储器中，每个闪存行都是一个独立的物理存储器芯片。列模块闪存控制器通过芯片片信号把数据传输到每个闪存器件上。当某个闪存行的数据传输已结束，并且该行的数据还在忙于写入时，闪存芯片允许其片选信号被取消掉。因而，所有需要传输至每一个闪存列的数据能被流水线式的排列于列模块控制数据总线上。

为了更好地描述本发明，图2、图3显示了目前闪存控制器和闪存芯片之间的连接方式。

图4显示了本发明是怎样将16位闪存控制器401和两个8位闪存芯片402与403连接到一起的。闪存控制器的控制总线410，用来传输指令和寻址信息到闪存芯片402的控制分线411，同时也传输到闪存芯片403的控制分线412。因此，闪存芯片402和403可以同时接收到同样的指令和寻访地址，两个器件将同时会执行从闪存控制器401来的指令。16位的数据总线经过闪存控制器中数据传输逻辑单元时被分成低8位420和高8位421，而低8位被连接到闪存芯片402，同时，高8位被连接到闪存芯片403。当从闪存控制器401发出的指令是写，从16位闪存数据总线来的偶字节将会通过数据总线420存储在闪存芯片402；奇字节则通过总线421存储在闪存芯片403。当发出的指令是读时，偶字节将会从闪存芯片402通过数据总线420读出，而奇字节将会从闪存芯片403通过数据总线421读出。数据总线与控制总线可以是复用的，即同一根线。

尽管如此，即便是同样的指令同时发到闪存芯片402和403，闪存芯片402和403也未必同时结束执行指令，它们可以在同时应答出不同的状态。因此需要读取闪存芯片的状态信息，两个闪存芯片的状态信息能分别通过8位数据总线420和421传输到闪存控制器401，也可以是通过就绪信号送到闪存控制器。通过数据总线传输的状态信息比就绪信号传输的详细，可以得知是否完成，是否成功。

图5显示了本发明实施例中控制命令如何传输给各闪存芯片的硬件流程图。现有技术中的命令是在低8位的，所以当低8位的命令经过数据重复与复用单元514时被复制成两份，一个命令传输给闪存芯片402，另一个同样的命令传输给闪存芯片403。

图6和图7分别显示了闪存控制器的写入存储数据和读取存储数据的硬件流程。图6显示闪存存储数据的写入硬件数据流程如下：嵌入式软件设置DMA控制器652，硬件ECC电路653也操作在这16位数据线上。这16位数据被数据传输逻辑单元654分割成偶数字节和奇数字节，偶数字节被写入到闪存芯片402，奇数字节被写入到闪存芯片403，这包括闪存存储数据本身以及所产生的纠错校验位。图7显示闪存存储数据的读取硬件数据流程如下：嵌入式软件设置DMA控制器652，读取外部闪存芯片402中的偶数字节和闪存芯片403中的奇数字节，硬件ECC电路653也操作在这16位数据上，也同时读取外部闪存芯片402中的偶数字节校验位和闪存芯片403中的奇数字节校验位。偶数字节和奇数字节经过数据传输逻辑单元654的处理，还原为16位的数据，传输给闪存控制器，包括闪存存储数据本身以及所产生的纠错校验位。

图8概括了本发明如何将一个N*W位宽的闪存控制器连到N个W位宽的闪存芯片上。

从闪存控制器来的控制总线840携带指令和寻址信息到闪存芯片1，2，....，7的控制总线810，811，.....，817。因而所有的闪存芯片802，803，....，807都接收到同样的指令和寻访地址。

从闪存控制器出来的N*w位数据总线被分成N段。闪存控制器的数据总线[w-1到0]位被连接到闪存芯片1的[w-1到0]位；闪存控制器的数据总线[2*w-1到w]位被连接到闪存芯片2的[w-1到0]位；以此类推.....闪存控制器的数据总线[N*w-1到(N-1)*w]位被连接到闪存芯片N-1的[w-1到0]位；

尽管在同样时间同样的命令被发送到所有闪存芯片上，这些闪存芯片也未必要在相同时间完成指令。闪存芯片的状态信息将由相应数据线送回闪存控制器。